VIO IP核

背景介紹

? ? ? Vivado中的VIO（Virtual Input/Output，虛擬輸入/輸出） IP核是一種用于調(diào)試和測(cè)試FPGA設(shè)計(jì)的IP核。當(dāng)設(shè)計(jì)者通過(guò)JTAG接口與FPGA芯片連接時(shí)，在Vivado的Verilog代碼中添加VIO IP核，就可以讓設(shè)計(jì)者與FPGA內(nèi)部的寄存器進(jìn)行交互，設(shè)計(jì)者也可以實(shí)時(shí)監(jiān)視和修改設(shè)計(jì)中的信號(hào)，以便進(jìn)行調(diào)試和驗(yàn)證。

IP核使用

? ? ? VIO IP核打開(kāi)如下圖所示，該IP核允許用戶(hù)自定義VIO的輸入和輸出的探頭個(gè)數(shù)和探頭位寬。同時(shí)，用戶(hù)也可以自定義VIO IP核的輸出默認(rèn)值，許多項(xiàng)目的復(fù)位信號(hào)則可以通過(guò)VIO IP核輸出的默認(rèn)值來(lái)實(shí)現(xiàn)。具體IP核各參數(shù)的設(shè)置等可以參考下面這篇CSDN文章。

Vivado中VIO IP核的使用

? ? ? 在該IP核的實(shí)際使用過(guò)程中，VIO與實(shí)際待測(cè)模塊的連接如下所示。若要查看某一待測(cè)模塊的輸出信號(hào)狀態(tài)，就將該輸出信號(hào)連接自VIO的輸入；若要對(duì)待測(cè)模塊的某一輸入信號(hào)賦初始值或給上升沿下降沿之類(lèi)的信號(hào)，就將VIO的輸出與待測(cè)模塊的輸入進(jìn)行連接。

舉例介紹?

以一個(gè)簡(jiǎn)單的4選1-選擇器為例，若要對(duì)其輸入輸出進(jìn)行測(cè)試，則VIO連接如下圖所示。

具體的上板測(cè)試驗(yàn)證，可以參考下面這篇CSDN文章。

FPGA_學(xué)習(xí)_15_IP核_VIO