1.6基本設(shè)計(jì)思想與技巧之二：串并轉(zhuǎn)換

串并轉(zhuǎn)換是FPGA設(shè)計(jì)的一個(gè)重要技巧，從小的著眼點(diǎn)講，它是數(shù)據(jù)流處理的常用手 段，從大的著眼點(diǎn)將它是面積與速度互換思想的直接體現(xiàn)。串并轉(zhuǎn)換的實(shí)現(xiàn)方法多種多樣， 根據(jù)數(shù)據(jù)的排序和數(shù)量的要求，可以選用寄存器、RAM等實(shí)現(xiàn)。前面在乒乓操作圖9的舉 例，就是通過(guò)DPRAM實(shí)現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換，而且由于使用了DPRAM，數(shù)據(jù)的緩沖區(qū) 可以開(kāi)的很大。對(duì)于數(shù)量比較小的設(shè)計(jì)可以采用寄存器完成串并轉(zhuǎn)換。如無(wú)特殊需求，應(yīng)該 用同步時(shí)序設(shè)計(jì)完成串并之間的轉(zhuǎn)換。比如數(shù)據(jù)從串行到并行，數(shù)據(jù)排列順序是高位在前， 可以用下面的編碼實(shí)現(xiàn)：

prl_temp <= (prl_temp,srl_in);

其中，prl_temp是并行輸出緩存寄存器，srl_in是串行數(shù)據(jù)輸入。

對(duì)于排列順序有規(guī)定的串并轉(zhuǎn)換，可以用case語(yǔ)句判斷實(shí)現(xiàn)。對(duì)于復(fù)雜的串并轉(zhuǎn)換， 還可以用狀態(tài)機(jī)實(shí)現(xiàn)。串并轉(zhuǎn)換的方法總的來(lái)說(shuō)比較簡(jiǎn)單，在此不做更多的解釋。

1.7基本設(shè)計(jì)思想與技巧之三：流水線操作

首先需要聲明的是這里所講述的流水線是指一種處理流程和順序操作的設(shè)計(jì)思想，并非 FPGA、ASIC設(shè)計(jì)中優(yōu)化時(shí)序所用的“Pipelining”，關(guān)于Pipelining優(yōu)化時(shí)序的方法在第二 章有詳細(xì)介紹。

流水線處理是高速設(shè)計(jì)中的一個(gè)常用設(shè)計(jì)手段。如果某個(gè)設(shè)計(jì)的處理流程分為若干步 驟，而且整個(gè)數(shù)據(jù)處理是“單流向”的，即沒(méi)有反饋或者迭代運(yùn)算，前一個(gè)步驟的輸出是下 一個(gè)步驟的輸入則可以考慮采用流水線設(shè)計(jì)方法提高系統(tǒng)的工作頻率。

流水線設(shè)計(jì)的結(jié)構(gòu)示意圖如圖l0所示：