萌新的SOC學(xué)習(xí)之重新起航SOC

ZYNQ PL 部分等價(jià)于 Xilinx 7 系列 FPGA
PS端：Zynq 實(shí)際上是一個(gè)以處理器為核心的系統(tǒng)，PL 部分可以看作是它的一個(gè)外設(shè)。
我們可以通過(guò)使用AXI(Advanced eXtensible Interface)接口的方式調(diào)用 IP 核，系統(tǒng)通過(guò) AXI 接口將 IP 與處理器連接，也就是實(shí)現(xiàn) PL 與 PS 互聯(lián)。Zynq-7000 系列的亮點(diǎn)在于它包含了完整的 ARM 處理器系統(tǒng)，且處理器系統(tǒng)中集成了內(nèi)存控制器和大量的外設(shè)，使 Cortex-A9 處理器可以完全獨(dú)立于可編程邏輯單元。實(shí)際上在 Zynq 中，PL 和 PS 兩部分的供電電路是獨(dú)立的，這樣 PS 或 PL 部分不被使用的話就可以被斷電。

我們從PS的最小系統(tǒng)出發(fā)了解整個(gè)體系結(jié)構(gòu)

我們從基本的hello 出發(fā)
對(duì)于創(chuàng)建的IP核經(jīng)過(guò)刪減只留下了

一個(gè)是DDR 另一個(gè)是UART的串口

對(duì)于PS端 只要點(diǎn)擊 generate output products 它會(huì)自動(dòng)幫我們進(jìn)行管腳分配
然后點(diǎn)擊 create HDL Wrapper 為我們的設(shè)計(jì)生成一個(gè)硬件描述文件的頂層文件

這是用verilog語(yǔ)言寫下來(lái)的

現(xiàn)在硬件的搭建已經(jīng)結(jié)束了
我們現(xiàn)在來(lái)看整體結(jié)構(gòu)

因?yàn)槲覀儾⒉恍枰狿L端 所以就不需要生成比特流文件了
硬件的最后一步直接導(dǎo)出到SDK

接下來(lái)的SDK就是軟件開(kāi)發(fā)環(huán)境

應(yīng)用軟件會(huì)在硬件上執(zhí)行

ok掌握了最最最基礎(chǔ)的SOC邏輯
我們投入更加多的設(shè)計(jì)
接下來(lái)我們學(xué)習(xí) GPIO之MIO控制LED實(shí)驗(yàn)
我們從GPIO這部分了解到了PS　PL的內(nèi)容包含
PS包含了 　processing System
1.APU
2.Memory interfaces
3.I/O peripherals
4.Interconnect
PL–FPGA

GPIO是一個(gè)外設(shè)用來(lái)對(duì)器件的引腳作觀測(cè)和控制
MIO模塊 實(shí)現(xiàn)多路復(fù)用的效果