華為海思校園招聘-芯片-數(shù)字 IC 方向 題目分享——第四套

(共9套，有答案和解析，答案非官方，僅供參考）（共九套，每套四十個(gè)選擇題）

部分題目分享，完整版獲取（WX:didadidadidida313，加我備注：CSDN huawei數(shù)字芯片題目，謝絕白嫖哈）

華為海思校園招聘-芯片-數(shù)字 IC 方向
（第四套）
1、驗(yàn)證環(huán)境中提到的參考模型(Reference Model)只支持不帶時(shí)序的功能建模，不支持時(shí)序建
模（ ）
A.正確
B.錯(cuò)誤
解析：
參考模型是驗(yàn)證環(huán)境中的一個(gè)重要模塊，它通常用來(lái)實(shí)現(xiàn)設(shè)計(jì)規(guī)范、規(guī)則或協(xié)議的建模。參
考模型可以支持功能建模，也可以支持時(shí)序建模。在時(shí)序建模中，參考模型可以捕獲和描述
驗(yàn)證對(duì)象的時(shí)序行為，并作為模擬器或仿真器的輸入引擎，與驗(yàn)證測(cè)試中的其他組件進(jìn)行交
互。
2、有關(guān)異步 FIFO,以下說(shuō)法正確的是（ ）
A.空信號(hào)在讀時(shí)鐘域產(chǎn)生，滿信號(hào)在寫(xiě)時(shí)鐘域產(chǎn)生
B.空信號(hào)在寫(xiě)時(shí)鐘域產(chǎn)生，滿信號(hào)在讀時(shí)鐘域產(chǎn)生
C.空信號(hào)在讀時(shí)鐘域產(chǎn)生，滿信號(hào)在讀時(shí)鐘城產(chǎn)生
D.空信號(hào)在寫(xiě)時(shí)鐘城產(chǎn)生，滿信號(hào)在寫(xiě)時(shí)鐘城產(chǎn)生
解析：
異步 FIFO 是一種常見(jiàn)的數(shù)據(jù)緩沖器，用于在異步系統(tǒng)中平衡不同時(shí)鐘域之間的數(shù)據(jù)傳輸。
對(duì)于它來(lái)說(shuō)，空和滿是兩個(gè)重要的狀態(tài)信號(hào)。當(dāng) FIFO 為空時(shí)，讀操作無(wú)法成功完成；當(dāng) FIFO
滿時(shí)，寫(xiě)操作無(wú)法成功完成。下面是異步 FIFO 中空和滿信號(hào)產(chǎn)生的規(guī)則：
空信號(hào)（Empty）：表示 FIFO 是否為空，空信號(hào)在讀時(shí)鐘域產(chǎn)生，滿信號(hào)在寫(xiě)時(shí)鐘域產(chǎn)生。
滿信號(hào)（Full）：表示 FIFO 是否為滿，滿信號(hào)在寫(xiě)時(shí)鐘域產(chǎn)生，空信號(hào)在讀時(shí)鐘域產(chǎn)生。
需要注意的是，異步 FIFO 中空和滿信號(hào)的狀態(tài)有一定的延遲時(shí)間。具體來(lái)說(shuō)，讀操作的延
遲時(shí)間受到寫(xiě)操作的影響，寫(xiě)操作的延遲時(shí)間受到讀操作的影響，因此在使用 FIFO 時(shí)要考
慮這些因素。
3、以下不屬于異步電路引入的問(wèn)題是( )
A.STA 無(wú)法檢查時(shí)序
B.邏輯錯(cuò)誤
C.毛刺
D.亞穩(wěn)態(tài)
解析：
異步電路是指由多個(gè)時(shí)鐘域組成的電路，其時(shí)序行為不受全局同步時(shí)鐘控制。由于異步電路
中存在多個(gè)時(shí)鐘域，可能會(huì)出現(xiàn)時(shí)序問(wèn)題。以下是異步電路中可能出現(xiàn)的問(wèn)題：
B. 邏輯錯(cuò)誤：異步電路中的各個(gè)電路模塊之間可能存在狀態(tài)沖突，導(dǎo)致邏輯錯(cuò)誤。
C. 毛刺：由于信號(hào)傳輸延遲等原因，異步信號(hào)的上升沿、下降沿和保持時(shí)間等可能會(huì)出現(xiàn)
毛刺現(xiàn)象。
D. 亞穩(wěn)態(tài)：由于異步電路中各模塊時(shí)序關(guān)系的復(fù)雜性，可能會(huì)存在一些在特定條件下不穩(wěn)
定的狀態(tài)，這種狀態(tài)稱為亞穩(wěn)態(tài)。
因?yàn)楫惒诫娐返臅r(shí)序行為復(fù)雜，不同時(shí)鐘域的信號(hào)可能出現(xiàn)短暫的非確定性狀態(tài)。STA 在檢
查時(shí)序時(shí)會(huì)假定所有信號(hào)嚴(yán)格遵循一個(gè)全局同步時(shí)鐘，因此在異步電路中不能直接使用 STA
檢查時(shí)序，需要使用異步時(shí)序分析工具進(jìn)行分析。
4、下列關(guān)于靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)和動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM 說(shuō)法錯(cuò)誤的是（ ）。
A.DRAM 的存儲(chǔ)單元結(jié)構(gòu)中晶體管數(shù)量比 SRAM 的多
B.SRAM 的存儲(chǔ)單元結(jié)構(gòu)中晶體管數(shù)量比 DRAM 的多
C.SRAM 存放的信息在不停電的情況下能長(zhǎng)時(shí)間保留
D.DRAM 存放的信息在不停電的情況下，會(huì)丟失保存的信息。
解析：
SRAM 和 DRAM 是兩種常見(jiàn)的隨機(jī)存儲(chǔ)器。它們的主要區(qū)別在于存儲(chǔ)單元的結(jié)構(gòu)和訪問(wèn)方
式。下面是有關(guān) SRAM 和 DRAM 的幾個(gè)說(shuō)法：
A. DRAM 的存儲(chǔ)單元結(jié)構(gòu)中晶體管數(shù)量比 SRAM 的多。這個(gè)說(shuō)法是正確的，DRAM 使用一個(gè)
存儲(chǔ)電容來(lái)存儲(chǔ)單元的信息，需要使用一個(gè)晶體管作為開(kāi)關(guān)來(lái)控制讀寫(xiě)電路。因此，對(duì)于同
樣大小的存儲(chǔ)單元，DRAM 需要的晶體管數(shù)比 SRAM 更多。
B. SRAM 的存儲(chǔ)單元結(jié)構(gòu)中晶體管數(shù)量比 DRAM 的多。這個(gè)說(shuō)法是錯(cuò)誤的，因?yàn)?SRAM 使用
兩個(gè)交叉反饋的存儲(chǔ)單元以實(shí)現(xiàn)在電路中存儲(chǔ)一個(gè)二進(jìn)制位，所以對(duì)于同樣大小的存儲(chǔ)單
元，在 SRAM 中使用的晶體管數(shù)比 DRAM 少。
C. SRAM 存放的信息在不停電的情況下能長(zhǎng)時(shí)間保留。這個(gè)說(shuō)法是正確的，SRAM 使用的是
存儲(chǔ)電路，因此它在不停電情況下可以長(zhǎng)時(shí)間保持存儲(chǔ)的信息。在掉電前，SRAM 會(huì)把數(shù)據(jù)
復(fù)制到電池供電的非易失性存儲(chǔ)器中。
D. DRAM 存放的信息在不停電的情況下，會(huì)丟失保存的信息。這個(gè)說(shuō)法是正確的，DRAM 使
用的是電容存儲(chǔ)單元，電容被放電，因此在不帶電的情況下數(shù)據(jù)不持久。所以在 DRAM 中需
要定期刷新（重載）存儲(chǔ)電容，以防止數(shù)據(jù)丟失。
5、以下低功耗措施中，哪種不是降低電路翻轉(zhuǎn)率的方法?（ ）
A.減少電路中的 glich
B.采用 Grav 碼或 One‐hot 碼作為狀態(tài)機(jī)編碼
C.在不進(jìn)行算術(shù)運(yùn)算的時(shí)候，使這些模塊的輸入保持不變，不讓新的操作數(shù)進(jìn)來(lái)
D.重新安排 if‐else 表達(dá)式將毛刺或快變化信號(hào)移至邏輯錐體的前部
解析：
低功耗是當(dāng)代集成電路設(shè)計(jì)中的一個(gè)重要目標(biāo)。電路翻轉(zhuǎn)是消耗功耗的主要原因之一。以下
是幾種降低電路翻轉(zhuǎn)率的方法：
A. 減少電路中的 glitch。Glitch 是由于時(shí)序上的完整性問(wèn)題而在電路中產(chǎn)生的短暫邏輯過(guò)渡
的現(xiàn)象，會(huì)引起電路翻轉(zhuǎn)。通過(guò)減少 glitch，可以降低電路的翻轉(zhuǎn)率。
B. 采用 Grav 碼或 One‐hot 碼作為狀態(tài)機(jī)編碼。在狀態(tài)機(jī)的設(shè)計(jì)中，狀態(tài)編碼的選擇會(huì)影響
電路的切換速度。采用 Grav 碼或 One‐hot 碼可以降低切換速度，減少狀態(tài)翻轉(zhuǎn)。
D. 重新安排 if‐else 表達(dá)式將毛刺或快變化信號(hào)移至邏輯錐體的前部。在時(shí)序電路中，毛刺
或快速變化信號(hào)可能會(huì)導(dǎo)致電路的翻轉(zhuǎn)。通過(guò)重新安排 if‐else 表達(dá)式，將這些信號(hào)移至邏輯
錐體的前部可以有效降低電路的翻轉(zhuǎn)率。
C. 在不進(jìn)行算術(shù)運(yùn)算的時(shí)候，使這些模塊的輸入保持不變，不讓新的操作數(shù)進(jìn)來(lái)，不是降
低電路翻轉(zhuǎn)率的方法，它可以降低電路的功耗，但不會(huì)減少電路翻轉(zhuǎn)。
6、以下說(shuō)法錯(cuò)誤的是( )
A.Latch(鎖存器)靜態(tài)時(shí)序分析比 D 觸發(fā)器復(fù)雜
B.Latch(鎖存器)容易產(chǎn)生毛刺，對(duì)毛刺敏感
C.Latch(鎖存器)比 D 觸發(fā)器的面積大，所以不建議使用
D.Latch 和寄存器樣都能存儲(chǔ)信息
解析：
Latch（鎖存器）和 D 觸發(fā)器是數(shù)字電路中常用的存儲(chǔ)單元。它們都可以存儲(chǔ)信息，但具有
不同的功能和特性。以下是有關(guān) Latch 和 D 觸發(fā)器的幾個(gè)說(shuō)法：
A. Latch（鎖存器）靜態(tài)時(shí)序分析比 D 觸發(fā)器復(fù)雜。這個(gè)說(shuō)法是正確的，因?yàn)?Latch 的時(shí)序特
性比 D 觸發(fā)器更加復(fù)雜。Latch 具有透明和鎖定兩種模式，這兩種模式在時(shí)序分析中需要考
慮。
B. Latch（鎖存器）容易產(chǎn)生毛刺，對(duì)毛刺敏感。這個(gè)說(shuō)法是正確的，Latch 的時(shí)序特性可能
導(dǎo)致毛刺的產(chǎn)生，而且 Latch 對(duì)毛刺非常敏感，沒(méi)有正確的設(shè)計(jì)和時(shí)序分析可能會(huì)導(dǎo)致電路
故障。
C. Latch（鎖存器）比 D 觸發(fā)器的面積大，所以不建議使用。這個(gè)說(shuō)法是錯(cuò)誤的。Latch 和 D
觸發(fā)器的面積大小取決于具體的設(shè)計(jì)和實(shí)現(xiàn)方法，沒(méi)有明確的比較說(shuō)法。
D. Latch 和寄存器樣都能存儲(chǔ)信息。這個(gè)說(shuō)法是正確的，Latch 和寄存器樣都是數(shù)字電路中常
用的存儲(chǔ)單元，能夠存儲(chǔ)二進(jìn)制信息。但是，它們的實(shí)現(xiàn)和使用方法不同，有著不同的特點(diǎn)
和適用范圍。
7、在 PR 階段將 std‐Vt 的邏輯單元替換為 high‐Vt 的邏輯單元主要作用是( )
A.降面積
B.優(yōu)化時(shí)序
C.降低功耗
解析：
在芯片設(shè)計(jì)中，采用高閾值（high‐Vt）技術(shù)可以降低功耗。高閾值技術(shù)是通過(guò)將正常電路設(shè)
計(jì)中的標(biāo)準(zhǔn)閾值（std‐Vt）晶體管替換為高閾值（high‐Vt）晶體管的方式實(shí)現(xiàn)的。
在 PR（Physical Design and Verification）階段，因?yàn)閷?shí)際電路的時(shí)序和電流切換行為會(huì)受到工
藝因素的影響，所以需要將靜態(tài)時(shí)序分析和時(shí)序優(yōu)化與實(shí)際的工藝條件相結(jié)合。在這個(gè)過(guò)程
中，可以選擇將 std‐Vt 的邏輯單元替換為 high‐Vt 的邏輯單元，以支持更低的功耗，這是使
用高閾值技術(shù)的主要目的之一。
此外，使用高閾值技術(shù)還可以帶來(lái)其他優(yōu)點(diǎn)，例如：
降低熱失真：高閾值晶體管工作時(shí)需要更少的電流和電壓，因此會(huì)產(chǎn)生更少的熱能，從而減
少熱失真。
增加可靠性：高閾值晶體管的帶寬和噪聲容限通常比標(biāo)準(zhǔn)晶體管更好，這可以提高電路的可
靠性。
簡(jiǎn)化布局布線：高閾值晶體管通常具有更大的面積和更遲緩的功率轉(zhuǎn)移特性，這使得布局布
線的難度降低。
8、在 SystemVerilog 中，函數(shù)(function) 可以調(diào)用任務(wù)(task)。（ ）
A.正確
B.錯(cuò)誤
9、以下不是 sva 語(yǔ)法的是（ ）
A. $roseB.classC.propertyD.cover解析：在SystemVerilogAssertion（SVA）中，$rose，property 和 cover 都是常見(jiàn)的 SVA 語(yǔ)法。
A $rose：在SVA中，$rose 是一種時(shí)序操作符，用于檢測(cè)時(shí)鐘沿上升沿的發(fā)生。
C property：在 SVA 中，property 是一種用于表示設(shè)計(jì)行為規(guī)范的聲明式語(yǔ)句。它可以用于描
述設(shè)計(jì)的正確性和安全性，并在驗(yàn)證過(guò)程中自動(dòng)檢測(cè)設(shè)計(jì)中的錯(cuò)誤。
D cover：在 SVA 中，cover 表示評(píng)估用于檢測(cè)設(shè)計(jì)中特定性質(zhì)是否成立的 Coverage 規(guī)則。
Coverage 規(guī)則用于直接檢測(cè)設(shè)計(jì)中的錯(cuò)誤，通過(guò)評(píng)估特定條件的覆蓋率來(lái)指導(dǎo)測(cè)試。
相反，class 不是 SVA 語(yǔ)法。Class 是 SystemVerilog 的另一個(gè)高級(jí)語(yǔ)言特性，它是一種面向?qū)?br /> 象的編程語(yǔ)言擴(kuò)展，主要用于描述和組織設(shè)計(jì)結(jié)構(gòu)。