1.1PHY接口發(fā)展

（1）MII支持10M/100Mbps，一個接口由14根線組成，它的支持還是比較靈活的，但是有一個缺點是因為它一個端口用的信號線太多。參考芯片：DP83848 、DM900A（該芯片內(nèi)部集成了MAC和PHY接口）。 DP83848芯片只支持10、100兆網(wǎng)絡(luò)通信速度，采用4/5B編碼。
（2）RMII是簡化的MII接口，支持10M/100Mbps，在數(shù)據(jù)的收發(fā)上它比MII接口少了一倍的信號線，所以它一般要求是50兆的總線時鐘，是MII接口時鐘的兩倍。
（3）SMII是由思科提出的一種媒體接口，支持10M/100Mbps，接口時鐘頻率125MHZ。它有比RMII更少的信號線數(shù)目，S表示串行的意思。
（4）GMII是千兆網(wǎng)的MII接口，工作時鐘125MHz，因此傳輸速率可達1000Mbps。同時兼容MII所規(guī)定的10/100 Mbps工作方式。用8位接口數(shù)據(jù)。

（5）RGMII接口，表示簡化了的GMII接口。工作時鐘125MHz，RGMII均采用4位數(shù)據(jù)接口，并且在上升沿和下降沿同時傳輸數(shù)據(jù)，因此傳輸速率可達1000Mbps。同時兼容MII所規(guī)定的10/100 Mbps工作方式，支持傳輸速率：10M/100M/1000Mb/s ，其對應(yīng)clk 信號分別為：2.5MHz/25MHz/125MHz。

（6）SGMII，即Serial GMII，串行GMII，收發(fā)各一對差分信號線，時鐘頻率625MHz，在時鐘信號的上升沿和下降沿均采樣，參考時鐘RX_CLK由PHY提供，是可選的，主要用于MAC側(cè)沒有時鐘的情況，一般情況下，RX_CLK不使用。收發(fā)都可以從數(shù)據(jù)中恢復(fù)出時鐘。

? ? ? ?在TXD發(fā)送的串行數(shù)據(jù)中，每8比特數(shù)據(jù)會插入TX_EN/TX_ER 兩比特控制信息，同樣，在RXD接收數(shù)據(jù)中，每8比特數(shù)據(jù)會插入RX_DV/RX_ER 兩比特控制信息，所以總的數(shù)據(jù)速率為1.25Gbps=625Mbps*2。
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1.2 RGMII

Reduced Gigabit Media Independent Interface (RGMII) (Reduced GMII)是最常見的接口，因為它支持PHY層的10 Mbps，100 Mbps和1000 Mbps連接速度。RGMII使用4-bit寬發(fā)送和接收數(shù)據(jù)通路，每個數(shù)據(jù)通路都有自己的源同步時鐘。所有發(fā)送數(shù)據(jù)和控制信號源同步到TX_CLK，與此同時所有接收數(shù)據(jù)和控制信號源同步到RX_CLK。

所有速度模式中，TX_CLK始終由MAC提供時鐘源，而RX_CLK始終由PHY提供時鐘源。在1000 Mbps模式下，TX_CLK和RX_CLK為125 MHz，用Dual Data Rate (DDR)信令。

10 Mbps和100 Mbps模式下，TX_CLK和RX_CLK分別為2.5 MHz和25 MHz，使用上升沿Single Data Rate (SDR)信令。

1.2.1 RGMII I/O管腳時序

本小節(jié)從滿足1000 Mbps模式下各種要求的角度觸發(fā)，解決RGMII接口時序相關(guān)問題。1000 Mbps模式下，需要最多接口時序裕量，因而這是此處唯一需要考慮的情況。

125 MHz時，周期為8 ns，但由于兩個沿都已使用，因而有效沿周期僅為4 ns。TX?和RX總線完全獨立但時鐘源同步，從而簡化了時序。RGMII規(guī)范要求CLK在任意方向上從接收器的DATA延遲最短1.0 ns到最長2.6 ns。

換言之，MAC到PHY的TX_CLK必須延遲于輸出到PHY輸入和從PHY輸出到MAC輸入的RX_CLK。如在輸出管腳處測得的那樣，信號在每個方向的+/- -500 ps RGMII偏斜規(guī)范內(nèi)同步傳輸。每個方向所需的最小延遲為1 ns，但建議將目標延遲定為1.5 ns到2 ns，以確保足夠的時序裕量。

參考文章：

RGMII (intel.cn)

千兆網(wǎng)絡(luò)PHY芯片 RTL8211E的實踐應(yīng)用

國產(chǎn)單端口1000M以太網(wǎng)收發(fā)（PHY）芯片介紹

phy芯片的千兆以太網(wǎng)的時鐘傳輸方向

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MII/GMII/RGMII知識學(xué)習(xí)。 - 知乎 (zhihu.com)

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