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news 2025/7/14 15:04:51

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VHDL-2008語言支持

介紹

AMD Vivado?合成支持VHDL-2008標(biāo)準(zhǔn)的可合成子集。這個(gè)以下部分介紹了支持的子集以及使用它的過程。將Vivado設(shè)置為使用VHDL-2008有幾種方法可以使用Vivado運(yùn)行VHDL-2008文件。您可以轉(zhuǎn)到源文件屬性窗口，并從可用文件類型的下拉列表中設(shè)置類型：VHDL 2008。這個(gè)Vivado工具將文件類型設(shè)置為VHDL-2008。也可以使用Tcl控制臺(tái)中的set_property命令將文件設(shè)置為VHDL-2008。這個(gè)語法如下：

set_property FILE_TYPE {VHDL 2008} [get_files <file>.vhd]

最后，在非項(xiàng)目或Tcl流中，用于在VHDL中讀取的命令的VHDL-2008為跟隨：

read_vhdl -vhdl2008 <file>.vhd

如果要讀入多個(gè)文件，可以使用多個(gè)read_vhdl命令或使用一個(gè)命令創(chuàng)建多個(gè)文件，如下所示：

read_vhdl -vhdl2008 {a.vhd b.vhd c.vhd}

支持的VHDL-2008功能

Vivado支持以下VHDL-2008功能。

操作員

匹配關(guān)系運(yùn)算符

VHDL-2008現(xiàn)在提供了返回位或std_logic類型的關(guān)系運(yùn)算符。在上一個(gè)VHDL標(biāo)準(zhǔn)，關(guān)系運(yùn)算符（=，<，>=…）返回布爾類型。對(duì)于新的類型，需要寫成的代碼：

if x = y then

out1 <= '1';

else

out1 <= '0';

end if;

Can now be written as:

out1 <= x ?= y;

下表列出了Vivado中支持的關(guān)系運(yùn)算符。

最大和最小運(yùn)算符

VHDL-2008中新的最大和最小運(yùn)算符采用兩個(gè)不同的值和分別返回較大或較小的。例如

out1 <= maximum(const1, const2);

移位運(yùn)算符（rol、ror、sll、srl、sla和sra）

sla和sra運(yùn)算符以前只定義了位和布爾元素。現(xiàn)在VHDL-2008標(biāo)準(zhǔn)在有符號(hào)庫和無符號(hào)庫中定義了它們。

一元邏輯歸約算子

在VHDL的早期版本中，和、nand或等運(yùn)算符取兩個(gè)不同的值和返回了一個(gè)位或布爾值。對(duì)于VHDL-2008，添加了對(duì)這些的一元支持操作員。它們返回輸入的邏輯函數(shù)。例如，代碼：

out1 <= and("0101");

將這4個(gè)比特加在一起并返回0。具有一元支持的邏輯函數(shù)是：and，nand、or、nor、xor和xnor。

混合數(shù)組和標(biāo)量邏輯運(yùn)算符

以前在VHDL中，邏輯運(yùn)算符的兩個(gè)操作數(shù)需要具有相同的大小。

VHDL-2008支持在其中一個(gè)操作數(shù)是數(shù)組而另一個(gè)是時(shí)使用邏輯運(yùn)算符標(biāo)量。例如，要將一個(gè)比特與向量的所有比特進(jìn)行“與”運(yùn)算，需要以下代碼：

out1(3) <= in1(3) and in2;

out1(2) <= in1(2) and in2;

out1(1) <= in1(1) and in2;

out1(0) <= in1(0) and in2;

This can now be replaced with the following:

out1<= in1 and in2;

聲明

如果其他-如果和案例生成

以前在VHDL中，if generate語句采用以下形式：

if condition generate

--- statements

end generate;

An issue appears if you want to have different conditions; you would need to write multiple

generates and be very careful with the ordering of the generates. VHDL-2008 supports if

else-if generate statements.

if condition generate

---statements

elsif condition2 generate

---statements

else generate

---statements

end generate;

In addition, VHDL-2008 also offers case-generate statements:

case expressions generate

when condition =>

statements

when condition2 =>

statements

end generate;

Sequential Assignments

VHDL-2008 allows sequential signal and variable assignment with conditional signals. For

example, a register with an enable would be written as the following:

process(clk) begin

if clk'event and clk='1' then

if enable then

my_reg <= my_input;

end if;

end process;

With VHDL-2008, this can now be written as the following:

process(clk) begin

if clk'event and clk='1' then

my_reg <= my_input when enable else my_reg;

end if;

end process;

Using case? Statements

With VHDL-2008, the case statement has a way to deal with explicit don’t care assignments.

When using case? , the tool now evaluates explicit don’t care terms, as in the following

example:

process(clk) begin

if clk'event and clk='1' then

case? my_reg is

when "01--" => out1 <= in1;

when "000-" => out1 <= in2;

when "1111" => out1 <= in3;

when others => out1 <= in4;

end case?;

end if;

end process;

Using select? Statements

Like the case, the select statement now has a way to deal with explicit don’t care

assignments. When using the select? statement, the tool now evaluates explicit don’t care

terms, for example:

process(clk) begin

if clk'event and clk='1' then

with my_reg select?

out1 <= in1 when "11--",

in2 when "000-",

in3 when "1111",

in4 when others;

end if;

end process;

查看全文

http://www.risenshineclean.com/news/64086.html

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