AD9371 系列快速入口

AD9371+ZCU102 移植到 ZCU106 ： AD9371 官方例程構(gòu)建及單音信號(hào)收發(fā)

ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 與 xcvr接口映射

AD9371 官方例程 時(shí)鐘間的關(guān)系與生成 ： AD9371 官方例程HDL詳解之JESD204B TX側(cè)時(shí)鐘生成（一）

JESD204B相關(guān)IP端口信號(hào) ： AD9371 官方例程HDL JESD204B相關(guān)IP端口信號(hào)

裸機(jī)程序配置 AD9528、AD9371、FPGA IP： AD9371 官方例程裸機(jī)SW 和 HDL配置概述（一）

裸機(jī)程序配置 AD9528、AD9371、FPGA IP： AD9371 官方例程裸機(jī)SW 和 HDL配置概述（二）

裸機(jī)程序配置 AD9528、AD9371、FPGA IP： AD9371 官方例程裸機(jī)SW 和 HDL配置概述（三）

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前言

官方例程主函數(shù)需要配置和初始化 AD9528、AD9371、FPGA IP，打開(kāi)DDS 或者通過(guò)DMA 搬運(yùn)發(fā)送和接收數(shù)據(jù)

一、xilinx platform

打開(kāi) 指令和數(shù)據(jù) Cache ，初始化 platform（包含 SPI 和 GPIO）

	Xil_ICacheEnable();/* Enable the instruction cache. */Xil_DCacheEnable();ret = platform_init();if (ret != 0) {printf("error: platform_init() failed\n");goto error_0;}

二、AD9528

通過(guò)AD9528復(fù)位引腳，復(fù)位 AD9528
通過(guò) VCXO REFA outFrequency_Hz[1] ，得到 PLL1 PLL2 output 0-13 和 sysref 各個(gè)配置參數(shù)，存入 clockAD9528_device
通過(guò) SPI 初始化 AD9528 的 PLL1 PLL2 output 和 sysref

	error = AD9528_resetDevice(clockAD9528_device);if (error != ADIERR_OK) {printf("AD9528_resetDevice() failed\n");error = ADIERR_FAILED;goto error_1;}error = AD9528_initDeviceDataStruct(clockAD9528_device,clockAD9528_device->pll1Settings->vcxo_Frequency_Hz,clockAD9528_device->pll1Settings->refA_Frequency_Hz,clockAD9528_device->outputSettings->outFrequency_Hz[1]);if (error != ADIERR_OK) {printf("AD9528_initDeviceDataStruct() failed\n");error = ADIERR_FAILED;goto error_1;}/* Initialize the AD9528 by writing all SPI registers */error = AD9528_initialize(clockAD9528_device);if (error != ADIERR_OK)printf("WARNING: AD9528_initialize() issues. Possible cause: REF_CLK not connected.\n");

三、CLKGEN IP

通過(guò)axi_clkgen_init 賦值給 rx_clkgen 等
通過(guò)參考時(shí)鐘和需要生成目標(biāo)時(shí)鐘，得到配置參數(shù)，配置到 IP的MMCM中，利用 MMCM 得到所需時(shí)鐘，詳見(jiàn)第二部分

	status = axi_clkgen_init(&rx_clkgen, &rx_clkgen_init);status = axi_clkgen_init(&tx_clkgen, &tx_clkgen_init);status = axi_clkgen_init(&rx_os_clkgen, &rx_os_clkgen_init);status = axi_clkgen_set_rate(rx_clkgen, rx_div40_rate_hz);status = axi_clkgen_set_rate(tx_clkgen, tx_div40_rate_hz);status = axi_clkgen_set_rate(rx_os_clkgen, rx_os_div40_rate_hz);

利用axi_clkgen_calc_params(clkgen, clkgen->parent_rate, rate, &d, &m, &dout); 計(jì)算MMCM中的 M、 D、 O

將 dout ，也就是 O0 寫(xiě)入 MMCM_REG_CLKOUT0_1 和 MMCM_REG_CLKOUT0_2 （0x08 和 0x09，OUT0的DRP地址）
axi_clkgen_calc_clk_params(dout, &low, &high, &edge, &nocount);
axi_clkgen_mmcm_write(clkgen, MMCM_REG_CLKOUT0_1, (high << 6) | low, 0xefff);
axi_clkgen_mmcm_write(clkgen, MMCM_REG_CLKOUT0_2, (edge << 7) | (nocount << 6),0x03ff)

得到的 D 和 M 類似 O0，寫(xiě)入相應(yīng)的寄存器中

參考 XAPP888

四、JESD 鏈路層初始化

初始化 tx_jesd 、rx_jesd 等，并把 octets_per_multiframe 和 octets_per_frame 配置給IP核，octets_per_multiframe 除以 4，得到 up_cfg_beats_per_multiframe ，在鏈路層的LMFC中使用

	status = axi_jesd204_rx_init(&rx_jesd, &rx_jesd_init);status = axi_jesd204_tx_init(&tx_jesd, &tx_jesd_init);status = axi_jesd204_rx_init(&rx_os_jesd, &rx_os_jesd_init);

五、ADXCVR 物理層初始化

初始化 tx_adxcvr、rx_adxcvr 等，配置物理層 sys_clk_sel、 out_clk_sel 、LPM_DFE_N 等參數(shù)，通過(guò) adxcvr_clk_set_rate(xcvr, xcvr->lane_rate_khz, xcvr->ref_rate_khz) 計(jì)算并配置（通過(guò)DRP） QPLL 、CPLL、 t/rx_out_div 和 clk25M ，得到正確的 lane rate

	status = adxcvr_init(&rx_adxcvr, &rx_adxcvr_init);status = adxcvr_init(&tx_adxcvr, &tx_adxcvr_init);status = adxcvr_init(&rx_os_adxcvr, &rx_os_adxcvr_init);