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目錄
一：IP核簡介（具體可參考野火FPGA文檔）
二： 章節(jié)導(dǎo)讀
三：PLL電路原理
3.1 PLL基本實現(xiàn)框圖
3.2 PLL倍頻實現(xiàn)
3.3 PLL分頻實現(xiàn)
四: 基于 PLL 的多時鐘 LED 驅(qū)動設(shè)計
4.1 配置 Clocking Wizard 核
4.2 led 閃爍控制
4.2.1 LED閃爍代碼設(shè)計
4.3 頂層模塊代碼設(shè)計
4.4 仿真測試文件
4.5 仿真結(jié)果
4.6 管腳約束文件
4.7 上板驗證結(jié)果
一：IP核簡介（具體可參考野火FPGA文檔）
IP （ Intellectual Property）即知識產(chǎn)權(quán)， 簡言而之，IP 即電 路功能模塊。 IP 核在數(shù)字電路中常用于比較復(fù)雜的功能模塊（如 FIFO 、 RAM 、 FIR 濾波 器、 SDRAM 控制器、 PCIE 接口等）設(shè)計成參數(shù)可修改的模塊，讓其他用戶可以直接調(diào)用 這些模塊。
IP 核有三種不同的存在形式：
HDL 語言形式---（軟核）??????? 硬件描述語言;可進行參數(shù)調(diào)整、復(fù)用性強；布局、布線靈活；設(shè)計周期短、設(shè)計投入少網(wǎng)表形式---（固核）??????? 完成了綜合的功能塊；可預(yù)布線特定信號或分配特定的布線資源。版圖形式---（硬核）??????? 硬核是完成提供設(shè)計的最終階段產(chǎn)品-掩膜（Mask）；缺乏靈活性、可移植性差；更易于實現(xiàn)IP核的保護。IP核缺點：
- IP核往往不能跨平臺使用
- IP核不透明，看不到內(nèi)部核心代碼
- 定制IP需額外收費
二： 章節(jié)導(dǎo)讀
?????? 在 verilog 設(shè)計中，程序的運行往往都是圍繞著時鐘展開，越是復(fù)雜的設(shè)計往往會涉及越多不同的時鐘。 而對于開發(fā)板來說，通常都只設(shè)計有一個晶振， 以 ACZ702 開發(fā)板的 PL 端為例，就板載了一個 50MHz 的有源晶振。通過開發(fā)板 內(nèi)部邏輯，雖然能夠基于該時鐘分頻倍頻，產(chǎn)生不同頻率的時鐘，但是這些時 鐘往往質(zhì)量較差，并不適合應(yīng)用。
?????? FPGA 廠商為了解決這個問題，會在器件內(nèi)部加入專用的時鐘電路，也就是 我們常說的鎖相環(huán)（PLL）。通過該專用時鐘電路分頻倍頻產(chǎn)生的時鐘，不僅質(zhì) 量好，精度也會更高。本章我們將帶大家學(xué)習鎖相環(huán)的工作機理，并結(jié)合 xilinx 提供的 clocking wizard 軟核，通過一個簡單的應(yīng)用來帶領(lǐng)大家熟悉鎖 相環(huán)的基礎(chǔ)使用方法。???
三：PLL電路原理
?????? 鎖相環(huán)（PLL ， Phase-Locked Loop ），是一種反饋控制電路，常常用于利用 外部輸入的參考信號控制環(huán)路內(nèi)部振蕩信號的頻率和相位。鎖相環(huán)在工作時， 當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，因此得名鎖相環(huán)。 PLL是最常用的IP核之一，其性能強大，可以對輸入到FPGA的時鐘信號進行 任意分頻、倍頻、相位調(diào)整、占空比調(diào)整，從而輸出一個期望時鐘。
鎖相環(huán)通常由 下圖 所示的架構(gòu)組成：
其中，輸入分頻、輸出分頻、反饋分頻為三個分頻計數(shù)器，對時鐘分頻以滿足需求。其余四個模塊的功能分別如下：
- 鑒相鑒頻器 PFD（Phase Frequency Detector）：對輸入的基準信號（通常是來自頻率穩(wěn)定的晶振）和反饋回路的信號進行頻率的比較，輸出一個代表兩者相位差異的信號。若相同則輸出0 。參考時鐘大于對比時鐘頻率會輸出變大的成正比的值，小于就變小的成正比的值。
?????? 其中，VCO 輸出的時鐘經(jīng)過反饋分頻后傳回 PFD 這一電路我們稱之為 反饋回路 。 PLL 在工作時，壓控振蕩器輸出的時鐘信號在經(jīng)過反饋回路后輸入到 PFD 中， PFD 會將其與輸入的基準時鐘比較，從而得到二者間的頻率和相位差。 頻率和相位差會以信號的方式輸出，驅(qū)動 CP 產(chǎn)生電壓，經(jīng)過低通濾波后轉(zhuǎn)換為 直流脈沖電壓，作為 VCO 的控制電壓，驅(qū)動 VCO 改變輸出時鐘。輸出時鐘又 會經(jīng)由反饋回路，輸入到 PFD 與基準時鐘對比，如此往復(fù)，最終輸出穩(wěn)定的滿足需求的時鐘。
?????? 因此，PLL 輸出的時鐘并不是由輸入的基準時鐘直接分頻倍頻得來，而是 基于基準時鐘，通過內(nèi)部的震蕩電路生成新的時鐘，再經(jīng)由反饋電路將時鐘環(huán) 回給 PFD ，通過不斷將新產(chǎn)生的時鐘與基準時鐘作比較，最終輸出頻率和相位 穩(wěn)定的時鐘。 也正是因為如此，在使用 PLL 時，當基準時鐘輸入進 PLL 之后，我們并不 能立馬得到輸出時鐘，即使得到也不能立馬使用。因為此時的時鐘還并不穩(wěn)定， 需要等待一段時間之后，才能得到精確且穩(wěn)定的時鐘。
3.1 PLL基本實現(xiàn)框圖
下圖中鑒相鑒頻器 PFD（Phase Frequency Detector）是用來比較輸入?yún)⒖夹盘柵c反饋信號的頻率與相位的。最終它們會趨近于相同，及輸出為0。
3.2 PLL倍頻實現(xiàn)
?????? 從下圖可以看出倍頻多出了一個DIV倍頻環(huán)節(jié)，如果輸入信號是50MHz的頻率，因為鑒相鑒頻器 PFD的兩端最終歸趨近于相等，則經(jīng)過DIV之后的頻率會變成50MHz。即如果是2倍頻，則pll_out會變成100MHz輸出。實現(xiàn)倍頻輸出。
3.3 PLL分頻實現(xiàn)
?????? 從下圖可以看出分頻多出了一個DIV分頻環(huán)節(jié)放在輸入信號那里，如果輸入信號是50MHz的頻率，如果分頻器DIV是5倍分頻，則輸入PFD的頻率是10M，因為鑒相鑒頻器 PFD的兩端最終歸趨近于相等，則經(jīng)過反饋回路輸出的頻率也為10MHz。則pll_out會變成10MHz輸出。實現(xiàn)5分頻輸出。
四: 基于 PLL 的多時鐘 LED 驅(qū)動設(shè)計
?????? 本次設(shè)計我們將通過 PLL 產(chǎn)生 4 個不同的時鐘，這四個時鐘分為兩個頻率,同一頻率之間的時鐘在相位或占空比上存在差異。通過仿真，對比輸出時鐘波 形間的關(guān)系，驗證 PLL 的基礎(chǔ)功能。同時，為了驗證 PLL 輸出的時鐘能否穩(wěn)定 用于其他模塊， PLL 輸出的時鐘還將被用于驅(qū)動 LED 。
4.1 配置 Clocking Wizard 核
?????? 首先，通過 IP Catalog 為設(shè)計添加 clocking wizard 核。為了與大多數(shù)使用情況一致，本次設(shè)計使用的 PLL 結(jié)構(gòu)，輸入時鐘使用的 50M 板載晶振，輸出時鐘 頻率為常見的 100MHz 和 200MHz ，復(fù)位類型為低電平復(fù)位。因此， IP 核的時鐘 配置界面如下圖 所示：
為了觀察輸出時鐘相位和占空比的變化，我們分別對 clk_out2 的相位和clk_out4 的占空比進行了修改，以方便仿真時對照波形。
4.2 led 閃爍控制
????????基于“視覺暫留”現(xiàn)象，當人眼被中等強度的光刺激以后，人眼看到的圖像會短暫停留 0.1~0.4 秒。而如果我們直接使用生成的時鐘驅(qū)動 led 閃爍，其變 化速率便會遠遠超過人眼的識別速度，因此，我們需要設(shè)計一個分頻計數(shù)模塊， 對輸入的時鐘分頻，控制 LED 的閃爍頻率。
4.2.1 LED閃爍代碼設(shè)計
module led_ctrl(input clk,input reset_n,output reg led);parameter MCNT = 1000_0000;reg [29:0]cnt;//led翻轉(zhuǎn)計數(shù)邏輯always@(posedge clk or negedge reset_n)if(!reset_n)cnt <= 0;else if(cnt >= MCNT-1) cnt <= 0;else cnt <= cnt + 1;always@(posedge clk or negedge reset_n)if(!reset_n)led <= 0;else if(cnt >= MCNT-1) led <= ~led;else led <= led; endmodule
4.3 頂層模塊代碼設(shè)計
module pll_led(input sys_clk,input reset_n, output [3:0]led
);wire locked ;wire clk_100m ;wire clk_100m_s90 ;wire clk_200m ;wire clk_200m_d20 ;led_ctrl #(.MCNT (5000_0000))led_ctrl_inst0(.clk (clk_100m),.reset_n (locked),//當locked信號為高電平時方可使用，其輸出的才是穩(wěn)定的時鐘信號。.led (led[0]));led_ctrl #(.MCNT (5000_0000))led_ctrl_inst1(.clk (clk_100m_s90),.reset_n (locked),.led (led[1]));led_ctrl #(.MCNT (5000_0000))led_ctrl_inst2(.clk (clk_200m),.reset_n (locked),.led (led[2]));led_ctrl #(.MCNT (5000_0000))led_ctrl_inst3(.clk (clk_200m_d20),.reset_n (locked),.led (led[3]));clk_wiz_0 clk_wiz_0_inst(// Clock out ports.clk_100m(clk_100m), // output clk_100m.clk_100m_s90(clk_100m_s90), // output clk_100m_s90.clk_200m(clk_200m), // output clk_200m.clk_200m_d20(clk_200m_d20), // output clk_200m_d20// Status and control signals.resetn(reset_n), // input resetn.locked(locked), // output locked// Clock in ports.sys_clk(sys_clk)); // input sys_clk
endmodule
4.4 仿真測試文件
`timescale 1ns / 1ps
module pll_led_tb();reg sys_clk ;
reg reset_n ;
wire clk_100m ;
wire clk_100m_s90 ;
wire clk_200m ;
wire clk_200m_d20 ;
wire [3:0]led ;pll_led pll_led(.sys_clk (sys_clk) ,.reset_n (reset_n) ,.clk_100m (clk_100m) ,.clk_100m_s90(clk_100m_s90) ,.clk_200m (clk_200m) ,.clk_200m_d20(clk_200m_d20) ,.led (led)
);//重定義，縮短仿真時間defparam pll_led.led_ctrl_inst0.MCNT = 26'd500;defparam pll_led.led_ctrl_inst1.MCNT = 26'd500;defparam pll_led.led_ctrl_inst2.MCNT = 26'd500; defparam pll_led.led_ctrl_inst3.MCNT = 26'd500;initial sys_clk = 1'b1;always #10 sys_clk = ~sys_clk;initialbeginreset_n = 0;#201;reset_n = 1;#20000; $stop;endendmodule
4.5 仿真結(jié)果
4.6 管腳約束文件
set_property IOSTANDARD LVCMOS33 [get_ports reset_n]
set_property IOSTANDARD LVCMOS33 [get_ports sys_clk]
set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}]
set_property PACKAGE_PIN U18 [get_ports sys_clk]
set_property PACKAGE_PIN F20 [get_ports reset_n]
set_property PACKAGE_PIN G17 [get_ports {led[0]}]
set_property PACKAGE_PIN G19 [get_ports {led[1]}]
set_property PACKAGE_PIN G18 [get_ports {led[3]}]
set_property PACKAGE_PIN G20 [get_ports {led[2]}]
4.7 上板驗證結(jié)果
至此PLL的IP核調(diào)用實驗完美成功。