專欄前言

本專欄的內(nèi)容主要是記錄本人學習Verilog過程中的一些知識點，刷題網(wǎng)站用的是?？途W(wǎng)

分析

分析編碼器的功能表：

當使能El=1時，編碼器工作：而當E1=0時，禁止編碼器工作，此時不論8個輸入端為何種狀態(tài)，3個輸出端均為低電平，且GS和EO均為低電平。

只有在EI為1，且所有輸入端都為0時，EO輸出為1.它可與另一片編碼器的EI連接，以便組成更多輸入端的優(yōu)先編碼器。

GS的功能是，當EI為1，且至少有一個輸入端有高電平信號輸入時，GS為1.表明編碼器處于工作狀態(tài)，否則GS為0，由此可以區(qū)分當電路所有輸入端均無高電平輸人，或者只有I[0]輸入端有高電平時，Y[2:0]均為000的情況

`timescale 1ns/1nsmodule encoder_83(input      [7:0]       I   ,input                  EI  ,output wire [2:0]      Y   ,output wire            GS  ,output wire            EO    
);reg [2:0] Y_r ;reg GS_r ;reg EO_r ; always @ (*) begin if (~EI) beginY_r = 3'b000 ; GS_r = 0 ; EO_r = 0 ; end else begin if (!I) begin Y_r = 0 ; GS_r = 0 ; EO_r = 1 ; end else begin GS_r = 1 ; EO_r = 0 ; casez (I) 8'b1???????: Y_r = 3'b111 ; 8'b01??????: Y_r = 3'b110 ; 8'b001?????: Y_r = 3'b101 ; 8'b0001????: Y_r = 3'b100 ; 8'b00001???: Y_r = 3'b011 ;8'b000001??: Y_r = 3'b010 ; 8'b0000001?: Y_r = 3'b001 ; 8'b00000001: Y_r = 3'b000 ; default: Y_r = 3'b000 ;endcaseendendendassign Y = Y_r ; assign GS = GS_r ; assign EO = EO_r ;endmodule