時鐘域就是同一個時鐘的區(qū)域，體現(xiàn)在laways語句邊緣觸發(fā)語句中，設(shè)計規(guī)模增大就會導(dǎo)致時鐘不同步，有時差，就要設(shè)計多時鐘域。

?會經(jīng)過與門的延時產(chǎn)生的新時鐘域，這種其實不推薦使用，但在ascl里面很常見

在處理時鐘域的信號傳遞，一般會有故障具有隨機(jī)性，不同工藝出現(xiàn)問題的可能性不同，對于亞穩(wěn)態(tài)的檢測很少，故障很難被發(fā)現(xiàn)，要設(shè)計中要注意。

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?要經(jīng)過組合延時，就會起沖突，間隔不夠

?數(shù)據(jù)要保證建立時間和保持時間才有效，RTL級無法分析亞穩(wěn)態(tài)的，在門級都很難，提高設(shè)計本身的設(shè)計！，通過DLL或者PLL控制相位，來達(dá)到相位匹配，消除亞穩(wěn)態(tài)。要保持時鐘具有整數(shù)倍關(guān)系

若兩個時鐘毫無關(guān)系，或者FPGA為兩個系統(tǒng)提供接口時候，很難使用相位控制

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?用打兩拍的方法，解決單bit的亞穩(wěn)態(tài)問題

FIFO先入先出結(jié)構(gòu)解決多bit數(shù)據(jù)

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用fifo存儲數(shù)據(jù)，然后根據(jù)時鐘2調(diào)整推出數(shù)據(jù)，要注意防止溢出，要有效握手控制，滿標(biāo)志通知發(fā)送端已經(jīng)滿了，空標(biāo)志通知接收端已經(jīng)沒有數(shù)據(jù)可以抓取了，

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讀狀態(tài)機(jī)的示意圖，寫狀態(tài)機(jī)類似。?