后端的總體工作用一句總結(jié)就是：運用給定的輸入，在給定的時間內(nèi)做出符合signoff條件的PR結(jié)果并滿足各種驗證。

下圖對數(shù)字后端流程做了大致描述：

• 輸入是整個數(shù)字后端工作的開始，也是最根本的基礎(chǔ)。它包含了后端流程需要的所有文件：綜合/DFT后的網(wǎng)表(netlist)、時序約束sdc、timing&physical等庫文件、signoff的條件和設(shè)置以及各種EDA工具所需要的工藝文件。需要指出的是，在流程相對完善的公司，一般工程師可能并不需要過分關(guān)注Library、signoff條件或者工藝文件等東西，甚至不需要對sdc有太多了解也可以把自己的block做到收斂。
• Floorplan是一個后端設(shè)計最為重要的兩個部分之一(另一個為CTS)。它直接影響芯片的PPA(power, performance and area)。一個好的floorplan能夠明顯減少迭代次數(shù)，并能縮短設(shè)計周期。關(guān)于如何評價一個floorplan好壞，我們將在未來另開文章詳細解說。就我個人觀察，新手在做floorplan的時候常常不知道從哪里下手，很多時候為了趕時間而隨便做幾個版本，然后直接扔出去跑Place，哪個版本的結(jié)果好就用哪個。這樣的結(jié)果就是很難積累經(jīng)驗，也很難培養(yǎng)真正解決問題的能力。
• Place，又稱PlaceOpt。主要內(nèi)容是調(diào)用工具的算法對標準單元進行自動擺放。目前的主流PR工具在這方面都比較成熟，但是較新的次世代工具innovus和icc2還會遇見很多問題，需要配合EDA廠商一起慢慢完善。
• CTS(Clock Tree Synthesis)。主要內(nèi)容是根據(jù)floorplan和place的結(jié)果合理構(gòu)建時鐘樹，并對有timing關(guān)系的clock進行balance。主流PR工具對于clock相對簡單的design都支持的比較好，但是對于clock domain多且結(jié)構(gòu)復雜的design，想要做到一個skew，latency和power都比較理想的clock tree是工作量很大且很有技術(shù)含量的工作，因此很多大公司的項目都是單獨分出人來負責時鐘樹的構(gòu)建。 需要指出的是，除了傳統(tǒng)的clock tree，近些年還有大量的定制化clock tree結(jié)構(gòu)陸續(xù)出現(xiàn)并在流片后實現(xiàn)了比較好的效果，比如fishbone, H-tree等。本人在此方面也有過開發(fā)經(jīng)驗，如果大家有興趣以后可以開一篇或者幾篇文章詳細說一說。
• Routing，包括布線后的優(yōu)化，主要是調(diào)用PR工具的算法對design中的net進行自動布線，并在布線后繼續(xù)優(yōu)化timing, area和power等。對于Routing，最重要的就是能否繞通，也就是是否能夠?qū)⒗@線后的drc/short降至最低甚至0。需要指出的是，這部分routing的對象不包括power，analog等特殊net，因為這些net通常有特殊的約束，因此需要設(shè)計者根據(jù)工藝、floorplan以及其他constraint自行設(shè)計。
• ECO(Engineer Changing Order)，主要是對于工具無法完全修掉的問題進行手動fix。ECO主要有兩種：Logic ECO和Physical ECO。Logic ECO是對網(wǎng)表的邏輯功能的修改。原因在于在芯片設(shè)計的后期階段，前端工程師可能會發(fā)先設(shè)計上的某些bug而需要對電路做修改，而此時的schedule已經(jīng)不允許進行重新綜合，因此會選擇在PR的網(wǎng)表上進行邏輯修改，一般情況是會增加一些邏輯或者將某些邏輯的net重新連接；而Physical ECO主要是針對PR工具無法完全fix的問題進行手動修正。一般包括Timing ECO，drc fix等。
• Chip Finish Process。此階段主要是對PR基本完成的網(wǎng)表在進行流片前為量產(chǎn)、良率已經(jīng)后期改版做一些優(yōu)化和準備。一般包括插入filler cells、insert metal fill、修復antenna，某些flow可能會選擇在這個時機插入tap或者boundary cells。
• Verfication，即驗證。主要包括一下幾種：

這里雖然只是簡單的列舉的verification的分類，但是實際上上面的每一個種類水都很深，大公司更是每個門類都有專門的team。但是反過來說，一旦進入到上述的某個領(lǐng)域且持續(xù)做很久的話就很難再跳出來，尤其是對應(yīng)屆生來說，在做職業(yè)規(guī)劃的時候需要好好考慮。

• 一切都沒有問題之后，就可以signoff了，也就是我們常說tapeout。對于foundry長來說，主要需要后端提供的GDSII或者OASIS文件來制作各層的mask并逐層制造芯片。但是在實際中可能會復雜一些。Tapeout一般來說是一件各方都很重視的事情，因此在流程嚴格的公司可能會涉及各種review和check，在交付foundry廠之后通常foundry的后端team還會再做一次Physical的驗證來保證質(zhì)量。在這些方面大家有過幾次流片經(jīng)驗之后就會慢慢熟悉起來。

1、signoff？
signoff，簽發(fā)。
后端所說的signoff，是指將設(shè)計數(shù)據(jù)交給芯片制造廠商生產(chǎn)之前，對設(shè)計數(shù)據(jù)進行復檢，確認設(shè)計數(shù)據(jù)達到交付標準，這些檢查和確認統(tǒng)稱為signoff。

2、signoff的主要方向
timing signoff 靜態(tài)時序驗證
PA signoff 電源完整性分析
PV signoff 物理驗證
RV signoff 可靠性驗證
FM/CLP signoff 形式驗證和低功耗驗證

3、signoff要點
timing：setup check 建立時間檢查——hold check 保持時間檢查——drv check 最大傳輸時間檢查和最大電容檢查——SI check 信號一致性檢查；
PA signoff：關(guān)注芯片功耗，靜態(tài)和動態(tài)IR降，電荷遷移等；
PV signoff：關(guān)注芯片是否滿足工藝設(shè)計規(guī)則，物理設(shè)計與邏輯網(wǎng)表的一致性；
RV signoff：關(guān)注ESD，latchup，ERC等檢查；
FM signoff：關(guān)注最終輸出的邏輯網(wǎng)表與最初輸入的邏輯網(wǎng)表之間的一致性；
CLP signoff：關(guān)注在低功耗設(shè)計中引入的特殊單元，電源域劃分及組成單元的正確性；

4、通常設(shè)計人員所說的第一次signoff指的是代碼的凍結(jié)freeze，freeze code后，后續(xù)所有的代碼修改均需提交patch進行審核。