注： 資料都是基于網(wǎng)上一些博客分享和自己學(xué)習(xí)整理而成的

1：什么是同步邏輯和異步邏輯？

同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。

同步時序 邏輯電路的特點(diǎn)：各觸發(fā)器的時鐘端全部連接在一起，并接在系統(tǒng)時鐘端，只有當(dāng)時鐘脈沖到來時，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入 x 有無變化，狀態(tài)表中的每個狀態(tài)都是穩(wěn)定的。

異步時序 邏輯電路的特點(diǎn)：電路中除可以使用帶時鐘的觸發(fā)器外，還可以使用不帶時鐘的觸發(fā)器和延遲元件作為存儲元件，電路中沒有統(tǒng)一的時鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。

2：同步電路和異步電路的區(qū)別：

同步電路： 存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。

異步電路： 電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，只有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。

3：時序設(shè)計的實(shí)質(zhì)：時序設(shè)計的實(shí)質(zhì)就是滿足每一個觸發(fā)器的建立/保持時間的要求。

4：建立時間與保持時間的概念？

**建立時間：**觸發(fā)器在時鐘上升沿到來之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時間。

**保持時間：**觸發(fā)器在時鐘上升沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時間。

5：為什么觸發(fā)器要滿足建立時間和保持時間？

因?yàn)橛|發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時間的，如果不滿足建立和保持時間，觸發(fā)器將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時需要經(jīng)過一個恢復(fù)時間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。

6：什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定的時間段內(nèi)到達(dá)一個可以確認(rèn)的狀態(tài)。使用兩級觸發(fā)器來使異步電路同步化的電路其實(shí)只能用來對一位異步信號進(jìn)行同步。兩級觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假 設(shè)第一級觸發(fā)器的輸入不滿足其建立保持時間，它在第一個脈沖沿到來后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個脈沖沿到來之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時間后必須穩(wěn)定下來，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級觸發(fā)器的建立時間，如果都滿足了，在下一個脈沖沿到來時，第二級觸發(fā)器將不會出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说?數(shù)據(jù)滿足其建立保持時間。同步器有效的條件：第一級觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時間 + 第二級觸發(fā)器的建立時間 < = 時鐘周期。

更確切地說，輸入脈沖寬度必須大于同步時鐘周期與第一級觸發(fā)器所需的保持時間之和。最保險的脈沖寬度是兩倍同步時鐘周期。所以，這樣的同步電路對于從較慢的時鐘域來的異步信號進(jìn)入較快的時鐘域比較有效，對于進(jìn)入一個較慢的時鐘域，則沒有作用。

7：系統(tǒng)最高速度計算（最快時鐘頻率）：

同步電路的速度是指同步系統(tǒng)時鐘的速度，同步時鐘愈快，電路處理數(shù)據(jù)的時間間隔越短，電路在單位時間內(nèi)處理的數(shù)據(jù)量就愈大。

假設(shè)Tco是觸發(fā)器的輸入數(shù)據(jù)被時鐘打入到觸發(fā)器到數(shù)據(jù)到達(dá)觸發(fā)器輸出端的延時時間(Tco=Tsetpup+Thold)；Tdelay是組合邏輯的延時；Tsetup是Ｄ觸發(fā)器的建立時間。假設(shè)數(shù)據(jù)已被時鐘打入D觸發(fā)器，那么數(shù)據(jù)到達(dá)第一個觸發(fā)器的Ｑ輸出端需要的延時時間是Tco，經(jīng)過組合邏輯的延時時間為Tdelay，然后到達(dá)第二個觸發(fā)器的Ｄ端，要希望時鐘能在第二個觸發(fā)器再次被穩(wěn)定地打入觸發(fā)器，則時鐘的延遲必須大于Tco＋Tdelay＋Tsetup，也就是說最小的時鐘周期Tmin =Tco＋Tdelay＋Tsetup，即最快的時鐘頻率Fmax =1/Tmin。

FPGA開發(fā)軟件也是通過這種方法來計算系統(tǒng)最高運(yùn)行速度Fmax。因?yàn)門co和Tsetup是由具體的器件工藝決定的，故設(shè)計電路時只能改變組合邏輯的延遲時間Tdelay，所以說縮短觸發(fā)器間組合邏輯的延時時間是提高同步電路速度的關(guān)鍵所在。由于一般同步電路都大于一級鎖存，而要使電路穩(wěn)定工作，時鐘周期必須滿足最大延時要求。故只有縮短最長延時路徑，才能提高電路的工作頻率?？梢詫⑤^大的組合邏輯分解為較小的N塊，通過適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，然后在中間插入觸發(fā)器，并和原觸發(fā)器使用相同的時鐘，就可以避免在兩個觸發(fā)器之間出現(xiàn)過大的延時，消除速度瓶頸，這樣可以提高電路的工作頻率。

8：流水線設(shè)計思想

這就是所謂"流水線"技術(shù)的基本設(shè)計思想，即原設(shè)計速度受限部分用一個時鐘周期實(shí)現(xiàn)，采用流水線技術(shù)插入觸發(fā)器后，可用N個時鐘周期實(shí)現(xiàn)，因此系統(tǒng)的工作速度可以加快，吞吐量加大。注意，流水線設(shè)計會在原數(shù)據(jù)通路上加入延時，另外硬件面積也會稍有增加。

9：時序約束的概念和基本策略？

時序約束主要包括周期約束，偏移約束，靜態(tài)時序路徑約束三種。通過附加時序約束可以綜合布線工具調(diào)整映射和布局布線，使設(shè)計達(dá)到時序要求。

附加時序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。附加全局約束時，首先定義設(shè)計的所有時鐘，對各時鐘域內(nèi)的同步元件進(jìn)行分組，對分組附加周期約束，然后對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PAD TO PAD路徑附加約束。附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。

10：對于多位的異步信號如何進(jìn)行同步？

對以一位的異步信號可以使用“一位同步器進(jìn)行同步”（使用兩級觸發(fā)器），

而對于多位的異步信號，可以采用如下方法：
1：可以采用保持寄存器加握手信號的方法（多數(shù)據(jù)，控制，地址）；
2：特殊的具體應(yīng)用電路結(jié)構(gòu),根據(jù)應(yīng)用的不同而不同；
3：異步FIFO。（最常用的緩存單元是DPRAM）

11： FPGA和CPLD的區(qū)別？

什么是ASIC?
ASIC是指應(yīng)用專用集成電路（Application Specific Integrated Circuit，ASIC）。顧名思義，ASIC是專用的。它們是專為某個（些）目的而設(shè)計的，在其整個生命周期內(nèi)，它們的功能是固定不變的。比如你手機(jī)里的CPU也是ASIC，在它的整個生命周期內(nèi)，它都是作為一個CPU來工作的，它的邏輯功能無法被改變，因?yàn)樗臄?shù)字電路是由恒定連接的門電路和觸發(fā)器所構(gòu)成的。ASIC的邏輯功能使用如Viilog或VHDL等硬件描述語言來實(shí)現(xiàn)。

12：鎖存器（latch）和觸發(fā)器（flip-flop）區(qū)別？

電平敏感的存儲器件稱為鎖存器?？煞譃楦唠娖芥i存器和低電平鎖存器，用于不同時鐘之間的信號同步。

有交叉耦合的門構(gòu)成的雙穩(wěn)態(tài)的存儲原件稱為觸發(fā)器。分為上升沿觸發(fā)和下降沿觸發(fā)?？梢哉J(rèn)為是兩個不同電平敏感的鎖存器串連而成。前一個鎖存器決定了觸發(fā)器的建立時間，后一個鎖存器則決定了保持時間。

13：FPGA芯片內(nèi)有哪兩種存儲器資源？

FPGA芯片內(nèi)有兩種存儲器資源：一種叫BLOCK RAM,另一種是由LUT配置成的內(nèi)部存儲器（也就是分布式RAM）。
1、BLOCK RAM由一定數(shù)量固定大小的存儲塊構(gòu)成的，使用BLOCK RAM資源不占用額外的邏輯資源，并且速度快。但是使用的時候消耗的BLOCK RAM資源是其塊大小的整數(shù)倍。如Xilinx公司的結(jié)構(gòu)中每個BRAM有36Kbit的容量，既可以作為一個36Kbit的存儲器使用，也可以拆分為兩個獨(dú)立的18Kbit存儲器使用。反過來相鄰兩個BRAM可以結(jié)合起來實(shí)現(xiàn)72Kbit存儲器，而且不消耗額外的邏輯資源。
2、分布式RAM的特點(diǎn)是可以實(shí)現(xiàn)BRAM不能實(shí)現(xiàn)的異步訪問。**不過使用分布式RAM實(shí)現(xiàn)大規(guī)模的存儲器會占用大量的LUT，可用來實(shí)現(xiàn)邏輯的查找表就會減少。因此建議僅在需要小規(guī)模存儲器時，使用這種分布式RAM。

14：什么是時鐘抖動？

時鐘抖動是指芯片的某一個給定點(diǎn)上時鐘周期發(fā)生暫時性變化，也就是說時鐘周期在不同的周期上可能加長或縮短。它是一個平均值為0的平均變量。

15：FPGA設(shè)計中對時鐘的使用？（例如分頻等）

FPGA芯片有固定的時鐘路由，這些路由能有減少時鐘抖動和偏差。需要對時鐘進(jìn)行相位移動或變頻的時候，一般不允許對時鐘進(jìn)行邏輯操作，這樣不僅會增加時鐘的偏差和抖動，還會使時鐘帶上毛刺。一般的處理方法是采用FPGA芯片自帶的時鐘管理器如PLL,DLL或DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的D輸入（這些也是對時鐘邏輯操作的替代方案）。

16：FPGA設(shè)計中如何實(shí)現(xiàn)同步時序電路的延時？

異步電路的延時實(shí)現(xiàn)：異步電路一半是通過加buffer、兩級與非門等來實(shí)現(xiàn)延時，但這是不適合同步電路實(shí)現(xiàn)延時的。在同步電路中，對于比較大的和特殊要求的延時，一半通過高速時鐘產(chǎn)生計數(shù)器，通過計數(shù)器來控制延時；對于比較小的延時，可以通過觸發(fā)器打一拍，不過這樣只能延遲一個時鐘周期。

17：IC設(shè)計前端到后端的流程和EDA工具？

設(shè)計前端也稱邏輯設(shè)計，后端設(shè)計也稱物理設(shè)計，兩者并沒有嚴(yán)格的界限，一般涉及到與工藝有關(guān)的設(shè)計就是后端設(shè)計。

1：規(guī)格制定：客戶向芯片設(shè)計公司提出設(shè)計要求。

2：詳細(xì)設(shè)計：芯片設(shè)計公司（Fabless）根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。目前架構(gòu)的驗(yàn)證一般基于systemC語言，對價后模型的仿真可以使用systemC的仿真工具。例如：CoCentric和Visual Elite等。

3：HDL編碼：設(shè)計輸入工具：ultra ，visual VHDL等

4：仿真驗(yàn)證：modelsim

5：邏輯綜合：synplify

6：靜態(tài)時序分析：synopsys的Prime Time

7：形式驗(yàn)證：Synopsys的Formality.

18：寄生效應(yīng)在IC設(shè)計中怎樣加以克服和利用**

它們就是滲入高速電路中隱藏的寄生電容和寄生電感。其中包括由封裝引腳和印制線過長形成的寄生電感；焊盤到地、焊盤到電源平面和焊盤到印制線之間形成的寄生電容；通孔之間的相互影響，以及許多其它可能的寄生效應(yīng)。

理想狀態(tài)下，導(dǎo)線是沒有電阻，電容和電感的。而在實(shí)際中，導(dǎo)線用到了金屬銅，它有一定的電阻率，如果導(dǎo)線足夠長，積累的電阻也相當(dāng)可觀。兩條平行的導(dǎo)線，如果互相之間有電壓差異，就相當(dāng)于形成了一個平行板電容器。通電的導(dǎo)線周圍會形成磁場（特別是電流變化時），磁場會產(chǎn)生感生電場，會對電子的移動產(chǎn)生影響，可以說每條實(shí)際的導(dǎo)線包括元器件的管腳都會產(chǎn)生感生電動勢，這也就是寄生電感。

在直流或者低頻情況下，這種寄生效應(yīng)看不太出來。而在交流特別是高頻交流條件下，影響就非常巨大了。根據(jù)復(fù)阻抗公式，電容、電感會在交流情況下會對電流的移動產(chǎn)生巨大阻礙，也就可以折算成阻抗。這種寄生效應(yīng)很難克服，也難摸到。只能通過優(yōu)化線路，盡量使用管腳短的SMT元器件來減少其影響，要完全消除是不可能的。

19：Xilinx中與全局時鐘資源和DLL相關(guān)的硬件原語：

常用的與全局時鐘資源相關(guān)的Xilinx器件原語包括：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。

20：HDL語言的層次概念？

HDL語言是分層次的、類型的，最常用的層次概念有系統(tǒng)與標(biāo)準(zhǔn)級、功能模塊級，行為級，寄存器傳輸級和門級。
系統(tǒng)級，算法級，RTL級(行為級)，門級，開關(guān)級

21：什么是"線與"邏輯,要實(shí)現(xiàn)它,在硬件特性上有什么具體要求?

線與邏輯是兩個輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上,要用oc門來實(shí)現(xiàn),由于不用oc門可能使灌電流過大,而燒壞邏輯門. 同時在輸出端口應(yīng)加一個上拉電阻。oc門就是集電極開路門。od門是漏極開路門。

22：什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?

在組合電路中，某一輸入變量經(jīng)過不同途徑傳輸后，到達(dá)電路中某一匯合點(diǎn)的時間有先有后，這種現(xiàn)象稱競爭；由于競爭而使電路輸出發(fā)生瞬時錯誤的現(xiàn)象叫做冒險。（也就是由于競爭產(chǎn)生的毛刺叫做冒險）。

判斷方法：代數(shù)法（如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象）；卡諾圖：有兩個相切的卡諾圈并且相切處沒有被其他卡諾圈包圍，就有可能出現(xiàn)競爭冒險；實(shí)驗(yàn)法：示波器觀測；

解決方法：1：加濾波電容，消除毛刺的影響；2：加選通信號，避開毛刺；3：增加冗余項(xiàng)消除邏輯冒險。

門電路兩個輸入信號同時向相反的邏輯電平跳變稱為競爭；由于競爭而在電路的輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為競爭冒險。

消除方法，接入濾波電容，引入選通脈沖，增加冗余邏輯

23：有哪些常用邏輯電平?TTL與COMS電平可以直接互連嗎？

常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；

HSTL與SSTL電平
HSTL是主要用于QDR存儲器的一種電平標(biāo)準(zhǔn)：一般有V?CCIO=1.8V和V??CCIO= 1.5V。和上面的GTL相似，輸入為輸入為比較器結(jié)構(gòu)，比較器一端接參考電平(VCCIO/2)，另一端接輸入信號。對參考電平要求比較高(1%精度)。SSTL主要用于DDR存儲器。和HSTL基本相同。V??CCIO=2.5V，輸入為輸入為比較器結(jié)構(gòu)，比較器一端接參考電平1.25V，另一端接輸入信號。對參考電平要求比較高(1%精度)。
HSTL和SSTL大多用在300M以下

也有一種答案是：常用邏輯電平：12V，5V，3.3V，1.8V。

TTL和CMOS 不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到 CMOS需要在輸出端口加一上拉電阻接到5V或者12V。

24：用CMOS可直接驅(qū)動TTL;加上拉電阻后,TTL可驅(qū)動CMOS.

上拉電阻用途：

1、當(dāng)TTL電路驅(qū)動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。
2、OC門電路必須加上拉電阻，以提高輸出的高電平值。
3、為加大輸出引腳的驅(qū)動能力，有的單片機(jī)管腳上也常使用上拉電阻。
4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。
5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強(qiáng)抗干擾能力。
6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

上拉電阻阻值的選擇原則包括:
1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。
2、從確保足夠的驅(qū)動電流考慮應(yīng)當(dāng)足夠小；電阻小，電流大。
3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn),通常在1k到10k之間選取。對下拉電阻也有類似道理。

OC門電路必須加上拉電阻，以提高輸出的高電平值。
OC門電路要輸出“1”時才需要加上拉電阻不加根本就沒有高電平
總之加上拉電阻能夠提高驅(qū)動能力。

25：IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別？

同步復(fù)位在時鐘沿變化時，完成復(fù)位動作。異步復(fù)位不管時鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動作。異步復(fù)位對復(fù)位信號要求比較高，不能有毛刺，如果其與時鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。

26：MOORE 與 MEELEY狀態(tài)機(jī)的特征？

Moore 狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān), 且只在時鐘邊沿到來時才會有狀態(tài)變化。
Mealy 狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān), 而且與當(dāng)前輸入值有關(guān)。

27：多時域設(shè)計中,如何處理信號跨時域？

不同的時鐘域之間信號通信時需要進(jìn)行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響。

信號跨時鐘域同步：當(dāng)單個信號跨時鐘域時，可以采用兩級觸發(fā)器來同步；數(shù)據(jù)或地址總線跨時鐘域時可以采用異步FIFO來實(shí)現(xiàn)時鐘同步；第三種方法就是采用握手信號。

28：靜態(tài)、動態(tài)時序模擬的優(yōu)缺點(diǎn)？

靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑， 計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計進(jìn)行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計
靜態(tài)時序分析的優(yōu)點(diǎn):
1)不需要給輸入激勵;
2)幾乎能找到所有的關(guān)鍵路徑(critical path);
3)運(yùn)行速度快;
靜態(tài)時序分析的缺點(diǎn):
1)只適用同步電路:
2)無法驗(yàn)證電路的功能;
3) 需要比較貴的工具支持,
4) 對于新工藝可能還需要建立一套特征庫，建庫的代價可能要幾百萬。

動態(tài)時序分析(dynamictiminganalysis，DTA)通常是所有的輸入信號都會給一個不同時刻的激勵，在 testbech(sp 或者.v)中設(shè)置一段仿真時間，最后對仿真結(jié)果進(jìn)行時序和功能分析。這里的仿真可以是門級或者晶體管級，包括spice 格式和 RTL格式的網(wǎng)表。
動態(tài)時序分析的優(yōu)點(diǎn)·
1)晶體管級的仿真比較精確，直接基于工廠提供的spice 工藝庫計算得到;
2),適用于任何電路，包括同步、異步、latch 等等:
3)不需要額外搞一套特征庫;
4)不需要很貴的時序分析工具。
動態(tài)時序分析的缺點(diǎn):
1)需要給不同的測試激勵;
2)關(guān)鍵路徑無法檢查全(致命性的);
3)規(guī)模大的電路 spice 仿真特別慢(致命性的)

29. DMA 直接存儲器訪問

DMA(DirectMemoryAccess，直接存儲器訪問)是所有現(xiàn)代電腦的重要特色，它允許不同速度的硬件裝置來溝通，而不需要依賴于 CPU 的大量中斷負(fù)載。否則，CPU 需要從來源把每一片段的資料復(fù)制到暫存器，然后把它們再次寫回到新的地方，在這個時間中，CPU 對于其他的工作來說就無法使用DMA 傳輸將數(shù)據(jù)從一個地址空間復(fù)制到另外一個地址空間。當(dāng)CPU 初始化這個傳輸動作
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