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這是望森的第 7 期分享

作者 | 望森
來源 | 望森FPGA

目錄

1 Conditional ternary operator | 條件三目運算符

2 Reduction operators | 歸約運算器

3 Reduction: Even wider gates | 歸約：更寬的門電路

4 Combinational for-loop: Vector reversal 2 | 組合 for 循環(huán)：向量反轉(zhuǎn) 2

5 Combinational for-loop: 255-bit population count | 組合 for 循環(huán)：255 位人口計數(shù)

6 Generate for-loop: 100-bit binary adder 2 | Generate for 循環(huán)：100 位二進制加法器 2

7 Generate for-loop: 100-digit BCD adder | Generate for 循環(huán)：100 位 BCD 加法器

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本文中的代碼都能夠正常運行，請放心食用😋~

練習(xí)的官方網(wǎng)站是：https://hdlbits.01xz.net/

注：作者將每個練習(xí)的知識點都放在了題目和答案之后

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1 Conditional ternary operator | 條件三目運算符

題目：

給定四個無符號數(shù)，找出最小值。無符號數(shù)可以用標準比較運算符 (a < b) 進行比較。使用條件運算符制作雙向最小電路，然后組合其中幾個以創(chuàng)建 4 路最小電路。您可能需要一些wire向量來獲取中間結(jié)果。

答案：

module top_module (input [7:0] a, b, c, d,output [7:0] min);//wire [7:0] minab;wire [7:0] mincd;assign minab         = (a<b)? a: b;assign mincd         = (c<d)? c: d;assign min           = (minab<mincd)? minab: mincd;endmodule

知識點：

Verilog 有一個三元條件運算符 ( ? : )，與 C 非常相似：
(condition ? if_true : if_false)

這可用于根據(jù)一行中的條件 (mux！) 選擇兩個值中的一個，而無需在組合 always 塊中使用 if-then。

示例：
(0 ? 3 : 5) // 這是 5，因為條件為假。
(sel ? b : a) // 由 sel 選擇的 a 和 b 之間的 2 對 1 多路復(fù)用器。

always @(posedge clk) // T 觸發(fā)器。
q <= toggle ? ~q : q;

always @(*) // 單輸入 FSM 的狀態(tài)轉(zhuǎn)換邏輯
case (state)
A: next = w ? B : A;
B: next = w ? A : B;
endcase

assign out = ena ? q : 1'bz; // 三態(tài)緩沖器
((sel[1:0] == 2'h0) ? a : // 3 對 1 多路復(fù)用器
(sel[1:0] == 2'h1) ? b : c )

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2 Reduction operators | 歸約運算器

題目：

奇偶校驗通常用作在通過不完美信道傳輸數(shù)據(jù)時檢測錯誤的簡單方法。創(chuàng)建一個電路，用于計算 8 位字節(jié)的奇偶校驗位（將第 9 位添加到字節(jié)）。我們將使用“偶”奇偶校驗，其中奇偶校驗位只是所有 8 個數(shù)據(jù)位的異或。

答案：

module top_module (input [7:0] in,output parity); assign parity = ^in;endmodule

知識點：

您已經(jīng)熟悉了兩個值之間的按位運算，例如 a & b 或 a ^ b。有時，您想要創(chuàng)建一個對一個向量的所有位進行運算的寬門，例如 (a[0] & a[1] & a[2] & a[3] ... )，如果向量很長，這會變得很繁瑣。

歸約運算符可以對向量的位進行 AND、OR 和 XOR 運算，從而產(chǎn)生一位輸出：
& a[3:0] // AND: a[3]&a[2]&a[1]&a[0]. Equivalent to (a[3:0] == 4'hf)
| b[3:0] // OR: b[3]|b[2]|b[1]|b[0]. Equivalent to (b[3:0] != 4'h0)
^ c[2:0] // XOR: c[2]^c[1]^c[0]

這些是只有一個操作數(shù)的一元運算符（類似于 NOT 運算符 ! 和 ~）。您還可以反轉(zhuǎn)這些運算符的輸出以創(chuàng)建 NAND、NOR 和 XNOR 門，例如 (~& d[7:0])。

現(xiàn)在您可以重新訪問 4 輸入門和 100 輸入門。

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3 Reduction: Even wider gates | 歸約：更寬的門電路

題目：

構(gòu)建一個具有 100 個輸入的組合電路，in[99:0]。

有 3 個輸出：

• out_and：100 個輸入與門的輸出。

• out_or：100 個輸入或門的輸出。

• out_xor：100 個輸入異或門的輸出。

答案：

module top_module( input [99:0] in,output out_and,output out_or,output out_xor 
);assign out_and = ∈assign out_or = |in;assign out_xor = ^in;endmodule

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4 Combinational for-loop: Vector reversal 2 | 組合 for 循環(huán)：向量反轉(zhuǎn) 2

題目：

給定一個 100 位輸入向量 [99:0]，反轉(zhuǎn)其位順序。

答案：

module top_module( input [99:0] in,output [99:0] out
);genvar i;generate for(i=0;i<100;i=i+1)begin:name1assign out[i] = in[99-i];endendgenerateendmodule

知識點：

錯解及分析：
module top_module( input [99:0] in,output [99:0] out
);genvar i;generate for(i=0;i<99;i=i+1)beginout[i] = in[99-i];endendgenerateendmodule

Error (10170): Verilog HDL syntax error at top_module.v(9) near text: "="; expecting ".", or an identifier. Check for and fix any syntax errors that appear immediately before or at the specified keyword.

通過組合邏輯進行變量賦值，需要使用assign語句。

Error (10644): Verilog HDL error at top_module.v(8): this block requires a name File: /home/h/work/hdlbits.18346683/top_module.v Line: 8

需要給 Generate 中的 for 循環(huán)塊命名。

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5 Combinational for-loop: 255-bit population count | 組合 for 循環(huán)：255 位人口計數(shù)

題目：

“人口計數(shù)”電路計算輸入向量中“1”的數(shù)量。為 255 位輸入向量構(gòu)建人口計數(shù)電路。

答案：

module top_module( input [254:0] in,output [7:0] out );integer i;always@(*)begin:name1out = 8'd0;for(i=0;i<255;i=i+1)beginif(in[i])out = out + 1;elseout = out;endendendmodule

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6 Generate for-loop: 100-bit binary adder 2 | Generate for 循環(huán)：100 位二進制加法器 2

題目：

通過實例化 100 個全加器來創(chuàng)建一個 100 位二進制行波進位加法器。該加法器將兩個 100 位數(shù)和一個進位相加，以產(chǎn)生 100 位和并輸出進位。為了鼓勵您實際實例化全加器，還輸出行波進位加法器中每個全加器的進位。cout[99] 是最后一個全加器的最終進位，也是您通?？吹降倪M位。

答案：

module top_module( input [99:0] a, b,input cin,output [99:0] cout,output [99:0] sum );full_adder adder_0( .a(a[0]), .b(b[0]),.cin(cin),.cout(cout[0]),.sum(sum[0]) );genvar i;generate for(i=1;i<100;i=i+1)begin:name1full_adder adder_i( .a(a[i]), .b(b[i]),.cin(cout[i-1]),.cout(cout[i]),.sum(sum[i]) );endendgenerateendmodulemodule full_adder( input a, b,input cin,output cout,output sum );assign cout = a&b | a&cin | b&cin;assign sum = a ^ b ^ cin;endmodule

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7 Generate for-loop: 100-digit BCD adder | Generate for 循環(huán)：100 位 BCD 加法器

題目：

您將獲得一個名為 bcd_fadd 的 BCD 一位數(shù)加法器，它將兩個 BCD 數(shù)字和進位相加，并產(chǎn)生一個和及進位輸出。

module bcd_fadd (
input [3:0] a,
input [3:0] b,
input cin,
output cout,
output [3:0] sum );

實例化 100 個 bcd_fadd 副本以創(chuàng)建一個 100 位 BCD 行波進位加法器。您的加法器應(yīng)將兩個 100 位 BCD 數(shù)字（打包成 400 位向量）和一個進位相加，以產(chǎn)生一個 100 位和及進位輸出。

答案：

module top_module( input [399:0] a, b,input cin,output cout,output [399:0] sum );wire [99:0] cout_t;bcd_fadd add_0(.a(a[3:0]),.b(b[3:0]),.cin(cin),.cout(cout_t[0]),.sum(sum[3:0]) );genvar i;generate for (i=1;i<100;i=i+1)begin:name1bcd_fadd add_i(.a(a[i*4+3:i*4]),.b(b[i*4+3:i*4]),.cin(cout_t[i-1]),.cout(cout_t[i]),.sum(sum[i*4+3:i*4]) );endendgenerateassign cout = cout_t[99];endmodule

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