AD9371 系列快速入口

AD9371+ZCU102 移植到 ZCU106 ： AD9371 官方例程構(gòu)建及單音信號收發(fā)

ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 與 xcvr接口映射

AD9371 官方例程 時鐘間的關(guān)系與生成 ： AD9371 官方例程HDL詳解之JESD204B TX_CLK生成 （一）

參考資料：
UltraScale Architecture GTH Transceivers User Guide UG576

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前言

接 AD9371 官方例程HDL詳解之JESD204B TX_CLK生成 （一）

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一、TXUSRCLK 和 TXUSRCLK2

TXUSRCLK2 主要負責 寫數(shù)據(jù)到 TXDATA 端口，TXUSRCLK主要提供 PCS 邏輯時鐘。PCS中還有一個時鐘域： PMA parallel clock domain (XCLK)。 TX Serial Clock是高速串行時鐘。下面重點介紹TXUSRCLK和TXUSRCLK2

TXUSRCLK 和 TXUSRCLK2 之間的關(guān)系和 TX_DATA_WIDTH TX_INT_DATAWIDTH 等參數(shù)有關(guān)，本例程中，TX8B10BEN=1； TX_DATA_WIDTH =40； TX_INT_DATAWIDTH =1； Internal Data Width =40；

得到TXUSRCLK Rate = Line Rate / 40= link rate；

TXUSRCLK2 = TXUSRCLK= Line Rate / 40= link rate；

下圖中TXOUTCLK 選擇的 TXOUTCLKPMA ， 本例中 TXOUTCLKPMA =Line Rate / （2（上升沿和下降沿都有效） x 4 x 5）=Line Rate / 40=TXUSRCLK2 = TXUSRCLK ，可以經(jīng)過BUFG_GT后直接驅(qū)動TXUSRCLK2和TXUSRCLK 。

二、TXOUTCLK

TXOUTCLK 經(jīng)過 BUFG_GT后 驅(qū)動TXUSRCLK2和TXUSRCLK ，TXOUTCLK 可以根據(jù) TXOUTCLKSEL 選擇來源，根據(jù)下述程序 TXOUTCLK = 3’b011; 選擇 TXPLLREFCLK_DIV1

TXPLLREFCLK_DIV1 根據(jù) TXSYSCLKSEL選擇時鐘源

sys_clk_sel = ADXCVR_SYS_CLK_QPLL0=3；

TXSYSCLKSEL： assign tx_sys_clk_sel_s = (up_tx_sys_clk_sel[1] == 0) ? 2'b00 : {1'b1,~up_tx_sys_clk_sel[0]};

所以最低位取反，TXSYSCLKSEL = 2’b10 ；TXOUTCLK 來自于 QPLL0 的參考時鐘

由上節(jié)可知 QPLL0、 QPLL1、 CPLL的參考時鐘 都是 MGTREFCLK 通過 IBUFDS_GTE4后提供的GTREFCLK0，即 ref_clk1，AD9528 的 OUT1，TXOUTCLK 來自于AD9528 的 OUT1 。

TXOUTCLKPCS 和 TXOUTCLKFABRIC 是冗余輸出

TXOUTCLK 通過 BUFG_GT后 可以用作互聯(lián)邏輯時鐘

三、25 MHz clock

對于同步和定時，需要一個 盡可能接近25MHz的時鐘 ，對于SATA OOB，必須是25MHz

25MHz 根據(jù) TXPLLREFCLK_DIV1 分頻產(chǎn)生 ，TXPLLREFCLK_DIV1 是PLL的參考時鐘，目前 AD9528 輸出的OUT1 是122.88MHz， 大于100 ，小于 125 ， 所以 TX_CLK25_DIV = 5 ；同理 RX_CLK25_DIV = 5 。

TX CLK25 DIV 和 RX CLK25 DIV 在 util_ad9371_xcvr ip 中 設(shè)置為5

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