一.以太網(wǎng)硬件架構(gòu)概述

前文講述了以太網(wǎng)的一些相關(guān)知識(shí)，本文將詳細(xì)講解以太網(wǎng)的硬件架構(gòu)

以太網(wǎng)的電路架構(gòu)一般由MAC、PHY、變壓器、RJ45和傳輸介質(zhì)組成，示意圖如下所示：

PHY：Physical Layer，即物理層。物理層定義了數(shù)據(jù)傳送與接收所需要的電與光信號(hào)、線路狀態(tài)、時(shí)鐘基準(zhǔn)、數(shù)據(jù)編碼和電路等，并向數(shù)據(jù)鏈路層設(shè)備提供標(biāo)準(zhǔn)接口。簡(jiǎn)單來(lái)講，就是PHY芯片決定了電信號(hào)/光信號(hào)如何傳輸。PHY主要是個(gè)模擬芯片，我們只要稍微了解一下就行。在千兆以太網(wǎng)設(shè)計(jì)中，PHY芯片一般都是獨(dú)立的集成芯片，并不需要在FPGA層面上來(lái)設(shè)計(jì)PHY，我們只需要掌握好PHY和MAC之間的接口，以及PHY的一些常見(jiàn)寄存器配置即可。

MAC：Media Access Control，即媒體訪問(wèn)控制。MAC是數(shù)據(jù)鏈路層的芯片，它的功能是提供尋址機(jī)構(gòu)、數(shù)據(jù)幀的構(gòu)建、數(shù)據(jù)差錯(cuò)檢查、傳送控制、向網(wǎng)絡(luò)層提供標(biāo)準(zhǔn)的數(shù)據(jù)接口等功能。

隔離變壓器：Transformer，也叫網(wǎng)絡(luò)變壓器。它主要實(shí)現(xiàn)電氣上的功能而不實(shí)現(xiàn)邏輯功能。比如增強(qiáng)信號(hào)從而使傳輸距離更遠(yuǎn)；使芯片端與外部隔離，大大增強(qiáng)抗干擾能力，同時(shí)對(duì)芯片起到了很大的保護(hù)作用（如雷擊）。理論上變壓器不是必需的，沒(méi)有變壓器以太網(wǎng)物理層也能正常工作，只是電氣性能會(huì)下降，傳輸距離會(huì)受限。

RJ45：網(wǎng)絡(luò)連接器，RJ是Registered Jack的縮寫(xiě)即 “注冊(cè)的插座” 。網(wǎng)絡(luò)連接器并不一定是RJ45，只是目前在千兆以太網(wǎng)中，RJ45是最常見(jiàn)的連接器。它實(shí)現(xiàn)的是連接不同主機(jī)的網(wǎng)絡(luò)接口的功能。

傳輸介質(zhì)：也就是俗稱(chēng)的 “網(wǎng)線”?。電信號(hào)/光信號(hào)在這上面以一定的規(guī)范進(jìn)行傳輸，它是發(fā)送和接收信息的載體。傳輸介質(zhì)可以分為有線和無(wú)線兩個(gè)大類(lèi)，有線就是我們?nèi)粘Ｉ钪谐Ｒ?jiàn)的網(wǎng)線，而無(wú)線則是電磁波，例如WIFI和手機(jī)通訊等。

1.PHY芯片

PHY是物理層的芯片，它負(fù)責(zé)實(shí)現(xiàn)數(shù)據(jù)在物理層的傳輸功能。PHY芯片將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，并把它發(fā)送到通信介質(zhì)上；同時(shí)從接收的模擬信號(hào)中恢復(fù)出數(shù)字信號(hào)，再傳輸?shù)缴蠈有酒幚怼?/p>

PHY在發(fā)送數(shù)據(jù)的時(shí)候，收到MAC過(guò)來(lái)的數(shù)據(jù)（對(duì)PHY來(lái)說(shuō)，沒(méi)有幀的概念，對(duì)它來(lái)說(shuō)，都是數(shù)據(jù)而不管什么地址、數(shù)據(jù)還是CRC校驗(yàn)值），然后把并行數(shù)據(jù)轉(zhuǎn)化為串行流數(shù)據(jù)，再按照物理層的編碼規(guī)則把數(shù)據(jù)編碼，再變?yōu)槟M信號(hào)把數(shù)據(jù)送出去；收數(shù)據(jù)時(shí)的流程反之。

PHY芯片的主要作用是通過(guò)網(wǎng)絡(luò)介質(zhì)（例如雙絞線或光纖）傳輸數(shù)據(jù)。具體地說(shuō)，它需要完成以下任務(wù)：

• 將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，并輸出到網(wǎng)絡(luò)介質(zhì)上
• 監(jiān)測(cè)網(wǎng)絡(luò)介質(zhì)上的信號(hào)質(zhì)量，并根據(jù)需要調(diào)整發(fā)送功率、電流等參數(shù)
• 從網(wǎng)絡(luò)介質(zhì)上接收模擬信號(hào)，并將其還原為數(shù)字信號(hào)
• 根據(jù)協(xié)議規(guī)范和控制器芯片的指令，對(duì)接收到的數(shù)據(jù)進(jìn)行錯(cuò)誤檢測(cè)、糾錯(cuò)、解碼等處理
• 將處理后的數(shù)據(jù)輸出到MAC芯片或其他高層芯片進(jìn)行進(jìn)一步處理

PHY芯片的類(lèi)型有很多，以我的開(kāi)發(fā)板上的RTL8211F為例，其工作時(shí)的框圖如下所示：

其結(jié)構(gòu)框圖如下所示：

引腳分配組成如下：

這里只需要了解其比較重要的幾個(gè)對(duì)外接口即可：

MDIO接口：即Management Data Input/Output，管理數(shù)據(jù)輸入輸出接口，也稱(chēng)為 SMI 接口（Serial Management Interface，串行管理接口）。它的主要功能是對(duì)PHY內(nèi)部的寄存器進(jìn)行讀取和配置，速率比較低，一般在10M以下，協(xié)議也比較簡(jiǎn)單?，F(xiàn)在的PHY其實(shí)都設(shè)計(jì)得比較先進(jìn)了，一般上電就可以直接使用，比不需要對(duì)內(nèi)部寄存器進(jìn)行多余的配置，除非一些特殊的需求。但為了確保PHY的穩(wěn)定運(yùn)行，有時(shí)候也需要定時(shí)讀取PHY的一些狀態(tài)寄存器來(lái)確定其處于正常的運(yùn)行狀態(tài)。

MDI接口：即Medium Dependent Interface，介質(zhì)相關(guān)接口。它連接的是物理層芯片即PHY和傳輸介質(zhì)，也就是說(shuō)發(fā)數(shù)據(jù)時(shí)，MAC把數(shù)據(jù)通過(guò)xMII接口傳遞到PHY，PHY進(jìn)行編碼等一系列處理后，通過(guò)MDI接口發(fā)送到傳輸介質(zhì)，這樣就把數(shù)據(jù)從主機(jī)傳出去了；接收數(shù)據(jù)的過(guò)程類(lèi)似。

RGMII接口：PHY 的 MII 接口有很多種， 例如 MII、 GMII、 RGMII、 SGMII、 XGMII、 TBI、 RTBI 等。其中 RGMII 的主要優(yōu)勢(shì)在于，它可同時(shí)適用于 1000M、 100M、 10M三種速率，而且接口占用引腳數(shù)較少。但也存在缺點(diǎn)，其一， PCB 布線時(shí)需要盡可能對(duì)數(shù)據(jù)、控制和時(shí)鐘線進(jìn)行等長(zhǎng)布線。其二，對(duì)其時(shí)序約束較為嚴(yán)格。

2.RGMII接口信號(hào)

RGMII 使用 4bit 數(shù)據(jù)接口采用上下沿 DDR（Double Data Rate）的方式在一個(gè)時(shí)鐘周期內(nèi)傳輸 8bit 數(shù)據(jù)信號(hào)，即上 升沿發(fā)送或者接收數(shù)據(jù)的低 4 位[3:0]，下降沿發(fā)送或者接收數(shù)據(jù)的高 4 位[7:4]。同理，使用1bit控制接口采用 DDR 的方式在一個(gè)時(shí)鐘周期內(nèi)傳輸 2bit 控制信號(hào)，即在上升沿發(fā)送或者接收數(shù)據(jù)使能信號(hào)（TX_EN、RX_DV），下降沿發(fā)送數(shù)據(jù)錯(cuò)誤信號(hào)與使能信號(hào)的邏輯異或值（TX_ERR xor TX_EN、RX_ERR xor RX_DV），根據(jù)該信號(hào)可以計(jì)算出相應(yīng)的數(shù)據(jù)錯(cuò)誤信號(hào)。

發(fā)送端：

TXC：發(fā)送數(shù)據(jù)信號(hào)和控制信號(hào)對(duì)應(yīng)的同步時(shí)鐘信號(hào)(125M、25M、2.5M)

TXD[3:0]：發(fā)送數(shù)據(jù)信號(hào)，4bit位寬

TX_CTL：發(fā)送控制信號(hào) 發(fā)送端信號(hào)時(shí)序如下圖所示。

接收端：

RXC：接收數(shù)據(jù)信號(hào)和控制信號(hào)對(duì)應(yīng)的同步時(shí)鐘信號(hào)（125M、25M、2.5M）

RXD[3:0]：接收數(shù)據(jù)信號(hào)，4bit位寬

RX_CTL：接收控制信號(hào)接收端信號(hào)的時(shí)序如下圖所示。

發(fā)送端： 關(guān)于發(fā)送端 TX_EN(GMII_TX_EN)、TX_ERR(GMII_TX_ER)、TXD[7:0]信號(hào)不同組合對(duì)應(yīng)的含義如下圖表所示。

在大部分應(yīng)用中，我們只需要關(guān)注最后兩種即可。當(dāng) TX_CTL 上升沿和下降沿均為 1 時(shí)，表示數(shù)據(jù)有效，無(wú)任何錯(cuò)誤。當(dāng)TX_CTL上升沿為 1，下降沿為0時(shí)，表示當(dāng)前時(shí)鐘周期的8位數(shù)據(jù)錯(cuò)誤。

接收端： 同理，接收端關(guān)于 RX_DV(GMII_RX_DV)、RX_ERR(GMII_RX_ER)、RXD[7:0]信號(hào)不同組合對(duì)應(yīng)的含義如下圖表所示。

與發(fā)送端類(lèi)似，我們首先需要關(guān)注最后兩種，即當(dāng) RX_CTL 上升沿和下降沿均為 1 時(shí)，表示數(shù)據(jù)有效，無(wú)任何錯(cuò)誤。當(dāng) RX_CTL 上升沿為 1，下降沿為 0 時(shí)，表示當(dāng)前時(shí)鐘周期的數(shù)據(jù)錯(cuò)誤。 除此之外，表中前三項(xiàng)是很有意義的組合類(lèi)型，這也是為什么 RGMII 接口可以同時(shí)支持 1000/100/10M 三種速率的一個(gè)重要因素。它利用數(shù)據(jù)幀(frame)之間的 發(fā)送間隔傳遞當(dāng)前連接的狀態(tài)信息。通過(guò)這些信息可以判斷當(dāng)前鏈路的狀態(tài)、速率、雙工情況。

RGMII 接口適用于1000M、100M、10M三種傳輸速率。

當(dāng)工作于 1000M 時(shí)，時(shí)鐘信號(hào) TXC 和 RXC 均為 125MHz，4bit 數(shù)據(jù)信號(hào)上下沿值均有效，控制信號(hào)上下沿值也 均有效。

當(dāng)工作于 100M 時(shí)，時(shí)鐘信號(hào) TXC 和 RXC 均為 25MHz，4bit 數(shù)據(jù)信號(hào)只有上升沿值[3:0]有效，相當(dāng)于此時(shí)數(shù)據(jù)信號(hào)切換為單沿 SDR（Single Data Rata）4 位傳輸模式?？刂菩盘?hào)仍為上下沿有效。

當(dāng)工作于 10M 時(shí)，時(shí)鐘信號(hào) TXC 和 RXC 均為 2.5MHz，數(shù)據(jù)信號(hào)和控制信號(hào)的使用不 100M 速率時(shí)完全相同。

3.RGMII接口時(shí)序

對(duì)于FPGA來(lái)說(shuō)，這是一種典型的DDR源同步接口。當(dāng)RGMII接口工作于1000M速率時(shí)，TXC 和 RXC 時(shí)鐘信號(hào)都為 125MHz，那么單個(gè)接口的數(shù)據(jù)率便等同于 250Mbps，單個(gè)信號(hào)的有效數(shù)據(jù)窗最大為4ns。在 FPGA 中設(shè)計(jì)高速源同步接口的重點(diǎn)在于時(shí)序控制和時(shí)序約束。

一般的 PHY 芯片都支持兩種 RGMII 發(fā)送端口的時(shí)序關(guān)系。一種稱(chēng)為非延時(shí)模式，如下圖所示。

即要滿(mǎn)足時(shí)鐘信號(hào) TXC 的邊沿對(duì)準(zhǔn)數(shù)據(jù)信號(hào) TXD[3:0]和控制信號(hào) TX_CTL 有效窗口中心附近的位置，也就是說(shuō)TXC 比其他信號(hào)存在 2ns（90°相位）左右的延時(shí)。

另一種為延時(shí)模式，如下圖所示。

這種時(shí)序要求 TXC 的邊沿與其發(fā)送的數(shù)據(jù) TXD 和控制信號(hào) TX_CTL 邊沿對(duì)齊，所有信號(hào)具有相同的相位。一般來(lái)說(shuō)，大部分 PHY 芯片默認(rèn)都是采用正常時(shí)序模式（非延時(shí)模式），可通過(guò) MDIO 接口設(shè)置寄存器，或者芯片特殊功能引腳將其配置為延時(shí)模式。

RGMII 接收端口同樣也存在兩種時(shí)序關(guān)系，同為非延時(shí)和延時(shí)模式。非延時(shí)如下圖所示。此時(shí)，時(shí)鐘信號(hào) RXC不跟RXD 和 RX_CTL的邊沿對(duì)齊，具有相同的相位。

延時(shí)模式如下圖所示：

RTL8211FD 通過(guò)設(shè)置引腳為上拉或者下拉來(lái)設(shè)置延遲，這里需要用戶(hù)注意的是雖然開(kāi)發(fā)板硬件上沒(méi)有明確上拉和下拉，但是開(kāi)發(fā)板上RTL8211依然工作在delay模式下，以下是發(fā)送或者接收接口的延遲設(shè)置：

1. 4.原語(yǔ)使用

在 7 系列 FPGA 中實(shí)現(xiàn) RGMII 接口需要借助 5 種原語(yǔ)，分別是：IDDR、ODDR、IDELAYE2、ODELAYE2(A7 中沒(méi)有)、IDELAYCTRL。 其中，IDDR 和 ODDR 分別是輸入和輸出的雙邊沿寄存器，位于 IOB 中。IDELAYE2 和ODELAYE2，分別用于控制 IO 口輸入和輸出延時(shí)。同時(shí)，IDELAYE2 和 ODELAYE2 的延時(shí)值需要使用原語(yǔ)IDELAYCTRL 來(lái)進(jìn)行校準(zhǔn)。另外，需要注意的是，在 7 系列器件的 HR Bank 中沒(méi)有 ODELAYE2，只有在 HP BANK 中才有 ODELAYE2)。 IDDR 將輸入的雙邊沿 DDR 信號(hào)，在輸出端恢復(fù)為兩個(gè)并行單邊沿 SDR 信號(hào)。IDDR 的原語(yǔ)如下。詳細(xì)參數(shù)可參考 UG471。

IDDR #(

.DDR_CLK_EDGE("OPPOSITE_EDGE"), // "OPPOSITE_EDGE", "SAME_EDGE" // or "SAME_EDGE_PIPELINED"

.INIT_Q1(1'b0), // Initial value of Q1: 1'b0 or 1'b1

.INIT_Q2(1'b0), // Initial value of Q2: 1'b0 or 1'b1

.SRTYPE("SYNC") // Set/Reset type: "SYNC" or "ASYNC"

)

IDDR_inst (

.Q1(Q1), // 1-bit output for positive edge of clock

.Q2(Q2), // 1-bit output for negative edge of clock

.C(C), // 1-bit clock input .CE(CE), // 1-bit clock enable input

.D(D), // 1-bit DDR data input

.R(R), // 1-bit reset

.S(S) // 1-bit set

);

C 為同步時(shí)鐘，Q1 和 Q2 則是分別從 C 上升沿和下降沿同步的輸出的 SDR 數(shù)據(jù)，D 為 DDR 輸入。參數(shù)DDR_CLK_EDGE 用來(lái)決定了 C、Q1、Q2 和 D 之間的時(shí)序關(guān)系。DDR_CLK_EDGE 有 3 種模式：OPPOSITE_EDGE、 SAME_EDGE 以及 SAME_EDGE_PIPELINED，3 種時(shí)序關(guān)系如下圖所示。

一般來(lái)說(shuō)，OPPOSITE_EDGE 模式使用較少。SAME_EDGE和SAME_EDGE_PIPELINED的區(qū)別在于，SAME_EDGE 模式時(shí)的Q1比SAME_EDGE_PIPELINED 模式時(shí)的 Q1 提前了一個(gè)時(shí)鐘周期。顯然，對(duì) RGMII 接口來(lái)說(shuō)使用SAME_EDGE 模式會(huì)造成兩個(gè)相鄰時(shí)鐘周期之間的數(shù)據(jù)錯(cuò)位，因此，只能采用 SAME_EDGE_PIPELINED 模式。

ODDR 使用 ODDR 將 TXC 同一個(gè)時(shí)鐘周期內(nèi)的兩個(gè) SDR 信號(hào)分別通過(guò)上升沿和下降沿輸出為 DDR 信號(hào)。

ODDR #(

.DDR_CLK_EDGE("OPPOSITE_EDGE"), // "OPPOSITE_EDGE" or "SAME_EDGE"

.INIT(1'b0), // Initial value of Q: 1'b0 or 1'b1

.SRTYPE("SYNC") // Set/Reset type: "SYNC" or "ASYNC"

)

ODDR_inst (

.Q(Q), // 1-bit DDR output

.C(C), // 1-bit clock input

.CE(CE), // 1-bit clock enable input

.D1(D1), // 1-bit data input (positive edge)

.D2(D2), // 1-bit data input (negative edge)

.R(R), // 1-bit reset

.S(S) // 1-bit set

);

ODDR 只需要 1 個(gè)時(shí)鐘信號(hào)輸入 C，D1 和 D2 則是分別在 C 的上升沿和下降沿同步的數(shù)據(jù)輸入，Q 為 DDR 輸出。參數(shù)DDR_CLK_EDGE 用來(lái)決定了 C、D1、D2 和 Q 之間的時(shí)序關(guān)系。DDR_CLK_EDGE 有兩種模式：OPPOSITE_EDGE

和 SAME_EDGE，兩種時(shí)序關(guān)系如下圖所示。

對(duì)于 OPPOSITE_EDGE 模式，在 FPGA 內(nèi)部也同樣需要兩個(gè)反相時(shí)鐘來(lái)同步 D1 和 D2，較少使用。在設(shè)計(jì) RGMII

接口時(shí)使用了 SAME_EDGE 模式。

IDELAYE2 IDELAYE2 用于在信號(hào)通過(guò)引腳進(jìn)入芯片內(nèi)部之前，進(jìn)行延時(shí)調(diào)節(jié)。這里給出本方案中的用法，原語(yǔ)描述如下。詳細(xì)參數(shù)可參考 UG471。

IDELAYE2 #(

.IDELAY_TYPE("FIXED"), // FIXED, VARIABLE, VAR_LOAD, VAR_LOAD_PIPE

.REFCLK_FREQUENCY(200.0),// IDELAYCTRL clock input frequency in MHz (190.0-210.0, 290.0-310.0)

.IDELAY_VALUE(0), // Input delay tap setting (0-31).

) IDELAYE2_inst (

.CNTVALUEOUT(), // 5-bit output: Counter value output

.DATAOUT(DATAOUT), // 1-bit output: Delayed data output

.C(1'b0), // 1-bit input: Clock input

.CE(1'b0), // 1-bit input: Active high enable increment/decrement input

.CINVCTRL(1'b0), // 1-bit input: Dynamic clock inversion input

.CNTVALUEIN(5'h0), // 5-bit input: Counter value input

.DATAIN(1'b0), // 1-bit input: Internal delay data input

.IDATAIN(IDATAIN), // 1-bit input: Data input from the I/O

.INC(1'b0), // 1-bit input: Increment / Decrement tap delay input

.LD(1'b0), // 1-bit input: Load IDELAY_VALUE input

.LDPIPEEN(1'b0), // 1-bit input: Enable PIPELINE register to load data input

.REGRST(REGRST) // 1-bit input: Active-high reset tap-delay input

);

IDATAIN 為延時(shí)前的輸入，DATAOUT 為對(duì)應(yīng)延時(shí)之后的輸出。REFCLK_FREQUENCY 參數(shù)用來(lái)設(shè)置輸入

IDELAYCTRL 的參考時(shí)鐘頻率，IDELAY_VALUE 參數(shù)用來(lái)設(shè)置延時(shí)的 tap 數(shù)。其余參數(shù)保持默認(rèn)值即可。

IDELAYCTRL IDELAY2 和 ODELAY2 都需要 IDELAYCTRL 來(lái)迚行校準(zhǔn)。IDELAYCTRL 原語(yǔ)如下。更多詳細(xì)信息可參考 UG471。

IDELAYCTRL IDELAYCTRL_inst (

.RDY(RDY), // 1-bit output: Ready output

.REFCLK(REFCLK), // 1-bit input: Reference clock input

.RST(RST) // 1-bit input: Active high reset input

);

IDELAYCTRL 需要一個(gè)參考時(shí)鐘信號(hào) REFCLK 來(lái)校準(zhǔn) IDELAY2 和 ODELAY2 每個(gè) tap 的延時(shí)值，可用的 REFCLK 頻率為 200M、300M、400M。時(shí)鐘越高對(duì)應(yīng)的 tap 延時(shí)平均值越小，也就是說(shuō)延時(shí)調(diào)節(jié)精度越高。大部分情況下使用 200M 的參考時(shí)鐘就可以滿(mǎn)足實(shí)際需求。

二.MAC芯片

關(guān)于以太網(wǎng)的幀結(jié)構(gòu)前文就已經(jīng)進(jìn)行了講解，如下圖所示。

首先MAC需要提供一個(gè)前導(dǎo)碼，這個(gè)前導(dǎo)碼是用來(lái)實(shí)現(xiàn)數(shù)據(jù)同步的。其次MAC要在一幀數(shù)據(jù)中添加上源MAC地址和目的MAC地址，因?yàn)橐蕴W(wǎng)是一個(gè)多主機(jī)構(gòu)成的星型結(jié)構(gòu)，如果不添加上源地址和目的地址，那發(fā)出去的數(shù)據(jù)是沒(méi)法找到對(duì)應(yīng)的主機(jī)的，而且對(duì)應(yīng)的主機(jī)也不知道要給誰(shuí)回復(fù)。

因?yàn)橐蕴W(wǎng)上層還可以跑IP協(xié)議/ARP協(xié)議等其他協(xié)議，所以需要用一段數(shù)據(jù)來(lái)標(biāo)識(shí)這一幀數(shù)據(jù)的上層協(xié)議是什么。最后為了保證數(shù)據(jù)傳輸?shù)恼_性，需要添加上一個(gè)CRC校驗(yàn)值。

在以太網(wǎng)數(shù)據(jù)這一段，里面的數(shù)據(jù)并不完全是有效數(shù)據(jù)，它還可能包含了IP協(xié)議的首部和UDP協(xié)議的首部，以UDP協(xié)議為例，它的數(shù)據(jù)結(jié)構(gòu)是這樣的：

可以看到，在MAC的以太網(wǎng)幀的數(shù)據(jù)段，它是由IP首部+數(shù)據(jù)段組成。IP首部是實(shí)現(xiàn)IP協(xié)議的關(guān)鍵，它封裝的是一些網(wǎng)絡(luò)層的信息，比如源IP地址和目的IP地址等。IP層的數(shù)據(jù)段又可以分成UDP首部+數(shù)據(jù)段。UDP首部是實(shí)現(xiàn)UDP協(xié)議的關(guān)鍵，它封裝的是一些傳輸層的信息，比如源端口和目的端口等。UDP協(xié)議再往上一層就是應(yīng)用層了，這一層的數(shù)據(jù)才是原始數(shù)據(jù)。

三.RJ45

?以太網(wǎng)通信離不開(kāi)連接端口的支持，網(wǎng)絡(luò)數(shù)據(jù)連接的端口就是以太網(wǎng)接口。以太網(wǎng)接口類(lèi)型有 RJ45 接口、RJ11 接口（電話線接口）、SC 光纖接口等。其中 RJ45 接口是我們現(xiàn)在最常見(jiàn)的網(wǎng)絡(luò)設(shè)備接口 （如：電腦網(wǎng)口）。

RJ45 接口俗稱(chēng)“水晶頭”，專(zhuān)業(yè)術(shù)語(yǔ)為 RJ45 連接器，由插頭（接頭、水晶頭）和插座（母座）組成， 屬于雙絞線以太網(wǎng)接口類(lèi)型。RJ45 插頭只能沿固定方向插入，設(shè)有一個(gè)塑料彈片與 RJ45 插槽卡住以防止脫落。其示意圖如下：