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本章將根據高速數據采集指標要求，分析并確定高速數據采集模塊的設計方
案，由此分析數據存儲需求及存儲速度需求給出高速大容量數據存儲方案，完成
雙通道高速數據采集模塊總體設計方案，并綜合采集、存儲方案及 AXIe 接口需求
給出邏輯器件選型。
2.1 高速數據采集模塊指標及方案分析
2.1.1 高速數據采集指標
本文基于 AXIe 測試總線平臺的高速數據采集模塊主要技術指標如下：
1 ）最大采樣率： 6.4GSPS
2 ） ADC 分辨率： 12bits
3 ）通道數： 2
4 ）模擬輸入帶寬： 1GHz
5 ）耦合： DC
6 ）輸入信號幅值： 125mV 、 250mV 、 500 mV 、 1V
7 ）信噪比： 54dB@380MHz
8 ）存儲深度： 2Gpts
9 ）傳輸：支持 AXIe 規(guī)范中 PCIe 2.0 版本四通道、 5.0Gbps 的接口協(xié)議
10 ）觸發(fā)及同步：支持標準 AXIe 總線的觸發(fā)、同步功能
2.1.2 高速數據采集方案
數據采集模塊首先需實現模擬信號的數字化，其后才能對數字化信號進行緩
存、濾波及傳輸等處理。 ADC 作為數據采集模塊的關鍵器件，其性能指標影響著
整個采集模塊的性能。當 ADC 采樣率較低時，可采用等效采樣技術與時間交替采
樣技術實現高采樣率的數據采集 [13] 。等效采樣技術主要針對重復性的周期信號，
具有局限性；而時間交替采樣技術對信號沒有限制，應用更為廣泛。時間交替采
樣結構如圖 2-1 所示，多個 ADC 同時采樣同一信號，各 ADC 的采樣時鐘以固定
相位差驅動對應 ADC ，采樣數據在后端接收器件中按時間順序拼合。通過時間交
替采樣，采集系統(tǒng)的采樣率將提高至多個 ADC 采樣率之和。
根據該采集模塊的采樣率及分辨率指標，在 TI 及 ADI 公司官網以采樣率
3.2GSPS 或 6.4GSPS 及分辨率 12bits 為關鍵信息篩選出兩款 ADC 芯片，分別為
ADC12D1600 、 ADC12DJ3200 。 ADC12D1600 最高采樣率為 3.2GSPS ，分辨率為
12bits ， ADC12DJ3200 最高采樣率為 6.4GSPS ，分辨率為 12bits 。其中 ADC12D1600
在時間交替采樣的情況下也能達到 6.4GSPS 的采樣率，因此 ADC12D1600 及
ADC12DJ3200 在采樣率及分辨率上都能滿足采集模塊的指標要求。下文將討論這
兩款芯片實現 6.4GSPS 數據采集的方案。
ADC12D1600 內部集成了兩個 ADC 內核，有兩種工作模式，一個是單沿采樣
模式，另一個是雙沿采樣模式 [14] 。單沿采樣模式時，兩個 ADC 內核在時鐘上升沿
分別采樣對應通道輸入信號，最高采樣率為 1.6GSPS ；雙沿采樣模式時，兩個 ADC
內核分別在時鐘上升沿及下降沿采樣采樣同一通道輸入信號，最高采樣率為
3.2GSPS 。 ADC12D1600 的數據輸出采用 LVDS 并行接口，一位數據位采用一對
LVDS 差分線，則 ADC12D1600 需要 12 對數據線。 LVDS 并行接口還需要同步時
鐘信號，即一對時鐘差分線用于 FPGA 內部同步接收并處理采樣數據。采用
ADC12D1600 實現 6.4GSPS 采樣的方案如圖 2-2 所示，模擬信號經前端電路一分
為二送入兩片 ADC 的輸入端， ADC 工作在雙沿采樣模式，則兩塊 ADC 的采樣時
鐘均為 1.6GHz ，且兩塊 ADC 的時鐘相位差為 90 °，然后將采樣數據經 LVDS 并
行接口傳輸至后端按照采樣時鐘順序重組數據，完成 6.4GSPS 、 12bits 數據采樣。
ADC12DJ3200 芯片內部集成了三個 ADC 內核，分別稱為 ADC A 、 ADC B 及
ADC C ， ADC C 通常用于后端誤差校正模式時周期性地代替 ADC A 或者 ADC B
工作以保證正常采集 [15] 。因此，同 ADC12D1600 一樣， ADC12DJ3200 也有兩種工
作模式，當其工作在雙沿采樣（單通道）模式的時候便能實現最高 6.4GSPS 的采
樣。 ADC12DJ3200 采用 JESD204B 數據輸出接口以應對數據速率的提升。
JESD204B 采用 CDR 技術（ Clock Data Recovery ，時鐘數據恢復）從數據中恢復時
鐘，因此沒有時鐘線，僅有數據線。 ADC12DJ3200 最多有 16 條數據傳輸通道，
當工作在單通道模式時，可選擇 8 通道或者 16 通道。由于沒有同步時鐘信號，
JESD204B 子類 1 通過系統(tǒng)參考時鐘及同步信號實現同步功能。因此，對采用
JESD204B 子類 1 實現采樣數據傳輸的采集模塊，其時鐘電路不僅需要提供 ADC
及 FPGA 的工作時鐘用于完成數據采樣，解串及恢復，而且需要提供系統(tǒng)參考時
鐘用于產生衍生時鐘，與同步信號一起完成鏈路建立及同步。圖 2-3 為采用
ADC12DJ3200 實現 6.4GSPS 采樣的方案。
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LMH5401 是一款可使用外部電阻設置增益的全差分放大器 [16] ，在增益為 4V/V
（ 12dB ）時，可實現 6GHz 的最大信號帶寬。本文采用 LMH5401 實現直流耦合的單
端信號轉差分信號，電路如圖 2-4 所示，接地端經與輸入源電阻同阻值的電阻接地，
以使輸入阻抗與給定源阻抗匹配。
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LMH5401 輸出和 LMH6401 輸入之間的接口具有 1.61dB 的電壓損耗，則在 LMH6401
內部 10 ? 電阻之前輸出的電壓增益范圍為 -1.61dB 至 30.39dB 。由于輸入端損耗為
6dB ，則輸入端電壓增益范圍為 -7.61dB 至 24.39dB ，滿足 0dB 至 18dB 增益要求。
?由上述分析可得本文不同量程對應的 LMH6401 增益設置值，如表 2-1 所示。
2.3 高速采樣時鐘方案
2.3.1 JESD204B 時鐘
數據采集模塊的性能受 ADC 芯片性能影響，而 ADC 芯片性能又受時鐘信號
質量影響，因此提高時鐘信號質量至關重要。上文 ADC 芯片選型部分已在采集方
案實現上體現出兩種數據接口的主要不同之處——時鐘。采用 LVDS 并行傳輸方
式的采集系統(tǒng)，其高頻采樣時鐘不僅會送入采集內部電路用于驅動 ADC 進行數據
采集，而且會經過 ADC 內部電路產生與采集數據同步的時鐘信號一并送入 FPGA ，
FPGA 內部的數據接收、處理采用的主時鐘正是該同步時鐘。不同于 LVDS 并行傳
輸方式的采集系統(tǒng)，采用 JESD204B 串行傳輸方式的采集系統(tǒng)要求既有送入 ADC
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端的設備時鐘還有送入 FPGA 端的設備時鐘，這兩個時鐘頻率可以不同但需要保
證同源。除了上述兩種設備時鐘， JESD204B 標準還需要用于同步的時鐘等信號。
JESD204B 子類 1 要求 ADC 及 FPGA 兩端都要有系統(tǒng)參考 SYSREF ，以及一個
SYNC 信號用于 ADC 端與 FPGA 端的鏈路同步。一般 JESD204B 子類 1 的時鐘僅
需設備時鐘及系統(tǒng)參考，但是受 FPGA 型號及 JESD204B 鏈路的速度影響， FPGA
端有時還需要使用全局時鐘。
ADC12DJ3200 的數據傳輸接口采用的是 JESD204B 子類 1 ，圖 2-6 給出了典
型的 JESD204B 子類 1 時鐘系統(tǒng)，其中包括設備時鐘（ DCLK ），系統(tǒng)參考（
SYSREF ）
幀時鐘 FC （ Frame Clock ， FC ），本地多幀時鐘 LMFC （ Local Multi-Frame Clock ，
LMFC ）以及全局時鐘 glbclk 。
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送入 ADC 端的設備時鐘（ DCLK A ）又稱為采樣時鐘，用于 ADC 采樣；送入
FPGA 端的設備時鐘（ DCLK B ）又稱為參考時鐘（ refclk ），用作 JESD204B 協(xié)議
的物理層—— GTP/GTX/GTH 串行高速收發(fā)器正常工作的參考時鐘，該參考時鐘頻
率由串行線速率（ Serial Line Rate ）確定，同一串行線速率下有多個值可供選擇。
串行線速率指的是 JESD204B 各通道的數據傳輸速率，公式（
2-5 ）是計算該值的 通用方法。
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其中， M 表示鏈路上轉換器的數量， N’ 表示單個樣本內信息位的數量，包括樣本
分辨率、控制位和結束位， Fclk 表示器件或采樣時鐘， L 表示通道數， 10/8 表示
8b/10b 編碼的鏈路開銷。對于本文采用的 ADC12DJ3200 器件，其串行線速率既可 
以采用上式，也可以采用公式（2-6），因為 ADC12DJ3200 根據其操作模式定義
了 18 種 JESD204B 鏈路工作模式，簡稱為 JMODE ，并羅列了相關參數。式（2-6）
中的 DCLK Frequency 為 ADC 采樣時鐘， R 為每個采樣周期每個通道傳輸的比特
數。本文的采樣率為 6.4GSPS ， ADC 采用 JMOD1 模式時，采樣時鐘為采樣率的
一半，即 3.2GHz ， R 為 2 ，則串行線速率為 6.4Gbps 。
2.3.2 時鐘參數計算
從 JESD204B 時鐘系統(tǒng)可見幀時鐘、多幀時鐘等為設備時鐘的衍生時鐘，幀
時鐘、多幀時鐘等與設備時鐘之間存在著一定的數值關系，圖 2-7 描述了這些時鐘
之間的關系。
由圖 2-7 可知，在 JESD204B 時鐘系統(tǒng)中，串行線速率是一個重要的參數，各
個時鐘的頻率都與該參數有關。下面介紹各時鐘的作用及計算方法，首先是 ADC
及 FPGA 兩端都有的時鐘信號，再是 FPGA 端特有的時鐘信號。
字節(jié)時鐘（ Byte Clock ）是數據傳輸通道的字節(jié)速率。為了直流均衡，
JESD204B
的數據鏈路層設置了 8b/10b 編解碼，數據傳輸通道的串行數據是 8 位傳輸數據經
過編碼后的 10 位數據，由此可以通過串行線速率計算字節(jié)時鐘頻率，計算公式如
（2-7）所示。本文的 Byte Clock 為 640MHz。 
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幀時鐘是 JESD204B 數據幀的傳輸速率。 JESD204B 將傳輸數據按照每幀多少
個字節(jié)進行打包，幀時鐘大小既可以通過字節(jié)時鐘計算也可以通過串行線速率計
算得到，計算幀時鐘大小的公式如（2-8）所示，其中 F 代表多少個字節(jié)為一幀數
據。本文的 F 為 8 ，則 Frame Clock 為 80MHz 。幀時鐘是設備時鐘的分頻。
2.4.2 數據存儲結構方案
本文采集模塊包含兩個通道，各通道采樣率為 6.4GSPS ，分辨率為 12bits 。將
數據位寬擴展至 16 位，則該模塊的波形數據速率為 6.4GHz ? 16bits ? 2 ，即 25.6GB/s 。
因為 FPGA 中單個 DDR 存儲器控制接口最多支持 64 位數據位寬，則由波形數據速率
可以計算出使用 64 位 DDR 實現相同吞吐量時 DDR 數據速率高達 3200MT/s 。隨著計
算機技術進步， DDR SDRAM 的數據速率有了大幅提升，早期的 DDR2 最大數據速
率為 800MT/s ， DDR3 的最大數據速率則為 2133MT/s ， DDR4 的數據速率可以達到
3200MT/s 。上述計算的 DDR 數據速率恰為 DDR4 可達到的最高數據速率。由于 DDR
需要定期“刷新”，阻礙正常訪存，降低工作效率，在計算 DDR 數據速率時需留
有裕量，故采用數據速率為 3200MT/s 的 DDR4 并不能滿足需求。當數據速率已超過
DDR 能提供的最高速率時，可通過擴寬 DDR 存儲器的數據位寬達到提高數據吞吐
量的目的。將數據位寬從 64 位拓展至 128 位，由采集數據吞吐量可計算出此時 DDR
數據速率已從 3200MT/s 降至 1600MT/s ，即（ 25.6GB/s ） /128bits 。實現時，使用兩
個位寬為 64 位的 DDR 進行存儲，兩通道分別對應一個 DDR 。由單通道采集數據吞
吐量計算每個 DDR 的數據速率，單個 DDR 的數據速率仍為 1600MT/s ，即
（ 6.4GHz ? 16bits ） /64bits ，可采用 DDR3 實現數據緩存。同樣，考慮 DDR 的“刷新”
時間，以 91.03% 的訪問效率計算 [21] ，則 DDR3 的數據速率應為 1757MT/s 。最終，
選擇數據速率為 1866MT/s 的 DDR3 作為外部存儲設備。
使用 DDR3 實現的具體方案有如下兩種：一種是采用 8 片位寬為 16 位，數據率
為 1866MT/s 的 DDR3 顆粒，每 4片顆粒并聯為一組用于一條通道的數據存儲；另一
種是采用兩片位寬 64 位、數據率 1866MT/s 的 DDR3 內存條，一片內存條對應一條通
道的數據存儲。存儲容量上， DDR3 顆粒單片最大容量可達 4000Mb ，單通道 4 片并
聯存儲容量便能達到 2GB ； DDR3 內存條最大容量可達 8GB 。因此這兩種方案都能
滿足數據速率及容量要求。采用 DDR 顆粒方式與采用 DDR 內存條的方式區(qū)別主要
在電路設計上， DDR 顆粒通過直接焊接顆粒在電路板上實現，而 DDR 內存條采用
插槽實現，插槽方式便于器件更換。最終，選擇鎂光公司的 DDR3 內存條——
MT8KTF51264HZ-1G9 ，其內存容量為 4GByte ，數據速率為 1866MT/s ，數據位寬
為 64bits 。存儲方案如圖 2-8 所示，兩路 ADC 采集數據經 JESD204B 鏈路傳輸至 FPGA
內部，再經異步 FIFO 跨時鐘域和緩存處理后進入存儲控制模塊，存儲控制模塊根
據操作命令及起始地址實現連續(xù)多段存儲、讀取。存儲控制模塊將接收外部觸發(fā)
信號和 AXIe 機箱提供的雙向星型 STRIG 觸發(fā)信號及 TRIG[0:11] 觸發(fā)信號。
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