????????在 FPGA 完成自初始化后，INIT 釋放，FPGA 對模式引腳 (M[2:0]) 進(jìn)行采樣，以確定使用哪種配置模式。當(dāng)模式引腳 M[2:0] = 001 時，FPGA 開始以大約 3 MHz 的頻率在 CCLK 上輸出時鐘。隨后，FCS_B 驅(qū)動為低電平，緊接著在 D[00] 引腳上發(fā)送一個 x1 快速讀取指令的操作碼和地址，如下圖所示。

????????數(shù)據(jù)最初以 x1 模式從 SPI 閃存?zhèn)鬏數(shù)?FPGA。切換到外部時鐘、x2 或 x4 總線寬度或其他選項(xiàng)的命令都包含在位流的早期部分。在讀取這些選項(xiàng)之后，FPGA 會進(jìn)行中間配置調(diào)整。

????????默認(rèn)情況下，數(shù)據(jù)在 CCLK 的下降沿從 SPI 閃存輸出，并在 CCLK 的上升沿被 FPGA 捕獲。默認(rèn)行為可以通過啟用 set_property BITSTREAM.CONFIG.SPI_FALL_EDGE: YES（Vivado 設(shè)計套件）和 bitgen -g SPI_FALL_EDGE:yes（ISE 設(shè)計套件）選項(xiàng)更改為在下降沿捕獲。